具体实施方式

为了更清楚地说明本发明实施例的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例，因此不应被看作是对保护范围的限定。基于本发明中的实施例，本领域普通技术工作人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；也可以是直接相连，也可以是通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

实施例1：

本实施例提出了一种高频高功率的SOI射频收发开关，如图1所示，包括接收通路输入端RX、接收串联支路3、接收并联支路4、发射串联支路1、发射并联支路2、发射通路输出端TX、第一控制电压模块、第二控制电压模块和天线输入端ANT；

所述接收通路输入端RX、接收串联支路3、发射串联支路1和发射通路输出端TX依次连接；

所述接收并联支路4接地后搭接在接收通路输入端RX和接收串联支路3之间；

所述发射并联支路2接地后搭接在发射通路输出端TX和发射串联支路1之间；

在所述发射并联支路2内还设置有电压平均网络5，所述发射并联支路2通过电压平均网络5与第二控制电压模块连接；

所述发射串联支路1与所述第一控制电压模块连接；

所述天线输入端ANT搭接在所述发射串联支路1和接收串联支路3之间。

实施例2：

本实施例在上述实施例1的基础上，如图1所示，发射串联支路1，发射并联支路2，接收串联支路3，接收并联支路4构成，其特征在于，所述发射串联支路1为传统的晶体管堆叠链路结构，主要包括m个晶体管M1…Mm和m个栅极电阻Rg1…Rgm；其中，m个晶体管串联形成堆叠晶体管，晶体管M1的源极作为发射通路输出端TX，同时M1的源极与发射并联支路2相连，晶体管Mm的漏极与天线输入端ANT相连，同时Mm的漏极与接收串联支路3相连；m个栅极电阻Rg1…Rgm一端分别与对应的m个晶体管M1…Mm栅极相连，而另一端均与发射串联支路1的栅极控制电压端口VG1相连；m为大于1的正整数。

所述发射并联支路2为改进的晶体管堆叠链路结构，主要包括n个晶体管M1…Mn、n个栅极电阻RG1…RGn、n个二极管D1…Dn、n个NMOS电容C1…Cn和电压平均网络5；其中，n个晶体管M1…Mn串联形成堆叠晶体管，晶体管M1的漏极与发射通路输出端TX相连，晶体管Mn的源极接地；n个栅极电阻RG1…RGn的一端分别与n个晶体管M1…Mn的栅极对应相连，而另一端分别与电压平均网络5相连；n个二极管D1…Dn分别与对应的n个栅极电阻RG1…RGn并联，其阳极分别与对应的n个晶体管的栅极相连，其阴极分别与电压平均网络5相连；n个NMOS电容C1…Cn的栅极分别与对应的n个晶体管M1…Mn的漏极相连，而其源漏极分别与对应的n个晶体管M1…Mn的源极相连；

电压平均网络5包括n个偏置电阻Rb1…Rbn和n-1个偏置电阻Rs1…Rsn-1；其中，n个偏置电阻Rb1…Rbn的一端分别与对应的n个二极管D1…Dn的阴极相连，而另一端均与发射并联支路2的栅极控制电压端口VG2相连；n-1个偏置电阻Rs1…Rsn-1分别横跨两两相邻的偏置电阻Rb1…Rbn之间；n为大于1的正整数。

所述接收串联支路3采用改进的晶体管堆叠链路结构，其一端与天线输入端ANT和发射串联支路1的输入端同时相连，另一端作为接收通路输出端RX，同时与接收并联支路相连。

所述接收并联支路4采用传统的晶体管堆叠链路结构，其一端与接收通路输出端RX相连，另一端接地。

本实施例的其他部分与上述实施例1相同，故不再赘述。

实施例3：

本实施例在上述实施例1-2任一项的基础上，进一步地，发射串联支路1、发射并联支路2、接收串联支路3、接收并联支路4中堆叠的晶体管个数以及晶体管的尺寸通常由射频收发开关的整体的回波损耗、插损、隔离度和耐功率等技术指标来确定。

本实施例的其他部分与上述实施例1-2任一项相同，故不再赘述。

实施例4：

本实施例在上述实施例1-3任一项的基础上，进一步地，对射频收发开关来说，发射通路导通时，发射并联支路2和接收串联支路3通常要承受相等且较大的射频信号电压摆幅，因此，发射并联支路2和接收串联支路3堆叠的晶体管的个数一般要比发射串联支路1和接收并联支路4堆叠的晶体管个数要多。

本实施例的其他部分与上述实施例1-3任一项相同，故不再赘述。

实施例5：

本实施例在上述实施例1-4任一项的基础上，进一步地，对射频收发开关支路，发射通路导通和接收通路导通时，都希望导通通路上的插损尽可能小，因此发射串联支路1和接收串联支路3中晶体的尺寸通常要比发射并联支路2和接收并联支路4中晶体管尺寸大的多。

本实施例的其他部分与上述实施例1-4任一项相同，故不再赘述。

实施例6：

本实施例在上述实施例1-5任一项的基础上，进一步地，发射串联支路1和接收并联支路4的栅极控制电压相同，均为VG1，接收串联支路3和发射并联支路2的栅极控制电压相同，均为VG2。

本实施例的其他部分与上述实施例1-5任一项相同，故不再赘述。

实施例7：

本实施例在上述实施例1-6任一项的基础上，进一步地，射频收发开关的所有支路中晶体管的栅极电阻要足够大，才能保证射频信号电压在栅漏和栅源上分别均匀，从而使得开关耐功率能力不会下降。

本实施例的其他部分与上述实施例1-6任一项相同，故不再赘述。

实施例8：

本实施例在上述实施例1-7任一项的基础上，进一步地，如图1所示，为了更好地实现本发明，进一步地，所述发射并联支路2包括n个串联单元，每个串联单元都包括一个NMOS电容C、晶体管M2、栅极电阻RG、二极管D；

每个串联单元中，所述NMOS电容C的两端分别搭接在晶体管M2的源极和漏极之间；栅极电阻RG和二极管D并联后的阳极搭接在晶体管M2的栅极上，阴极与电压平均网络5连接；

第一个串联单元中的晶体管M2的漏极搭接在发射通路输出端TX和发射串联支路1之间；每个串联单元之间通过彼此的晶体管M2的源极和漏极进行串联连接；最后一个晶体管M2的源极接地；

所述晶体管M2通过并联的栅极电阻RG和二极管D与电压平均网络5连接。

接收并联支路3采用与发射并联支路2同样的改进结构。

工作原理：通过在晶体管的栅极电阻处引入并联二极管，可有效避免在高频高功率情况下栅极电阻的阻抗下降的问题，从而改善射频收发开关的耐功率能力。由于在高频高功率工作条件下，晶体管栅极的寄生效应会使栅极会产生较小的泄露电流，从而降低了栅极电阻的阻抗。通过引入并联二极管，当较小的栅极泄露电流产生时，并联二极管虽处于正向偏置但因低于导通电压而无法导通，因此晶体管栅极处仍能保持较高的阻抗。另外，二极管本身体积较小，不会给射频开关版图增加复杂度。

通过在每个晶体管中的源漏之间引入NMOS电容，可自适应调整射频信号在每个晶体管上漏源之间电压摆幅，使其变得更加均匀，从而提升了开关的耐功率能力。由于关断堆叠晶体管中第一个晶体管到最后一个晶体管等效的关断电容是逐级增大的，因此当大功率的射频信号进入关断支路时，第一个晶体管到最后一个晶体管的源漏之间电压是逐级减小的，从而使得第一个晶体管更容易被击穿。由于NMOS电容的电容值随着源漏极的电压减小而减小，因此，第一个NMOS电容到最后一个NMOS电容的电容值是逐级减小的，所以使得每一个晶体管的关断等效电容近似相等，因此射频信号在每个晶体管上漏源之间电压摆幅更均匀，最终提高了开关的耐功率能力。

本实施例其他部分与上述实施例1-7任一项相同，故不再赘述。

实施例9：

本实施例在上述实施例1-8任一项的基础上，为了更好地实现本发明，如图1所示，进一步地，为了更好地实现本发明，进一步地，所述电压平均网络5包括n个偏置电阻Rb以及n-1个偏置电阻Rs；

n个偏置电阻Rb之间并联连接，且n个偏置电阻Rb的一端对应连接一个串联单元的栅极电阻RG，另一端与所述第二控制电压模块连接，接收第二控制电压模块发送来的控制电压VG2；

n-1个偏置电阻Rs分别间隔对应连接在两个偏置电阻Rb连接串联单元的栅极电阻RG的一端上。

工作原理：通过在堆叠晶体管的栅极引入电压平均网络，从而使得开关支路中栅极电压偏置端口上的电压更加平均的传递到每个晶体管的栅极，从而改善了射频信号在每个晶体管上栅漏和栅源电压摆幅的不均匀性，从而改善射频收发开关的耐功率能力。

本实施例其他部分与上述实施例1-8任一项相同，故不再赘述。

实施例11：

本实施例在上述实施例1-10任一项的基础上，进一步地，本实例提供一种高频高功率射频收发开关，其电路结构如图1所示；本实例采用的工艺为0.18um的SOI工艺，发射串联支路1和接收并联支路4均采用传统的晶体管堆叠电路结构，其晶体管个数分别为18和10，其晶体管宽度分别为6mm和2mm，其晶体管的栅极电阻分别为40KΩ和130KΩ；接收串联支路3和发射并联支路2均采用改进后的晶体管堆叠电路结构，其晶体管堆叠个数均为28，其晶体管宽度分别为6m和2m，其晶体管的栅极电阻分别为40KΩ和130KΩ；

图2所示是发射导通情况下工作频率为7.2GHz，环境温度为125℃时的耐功率曲线，图中纵坐标表示为发射导通情况下的高温插损，单位为mdB，图中横坐标为输入功率变化范围，单位为dBm。由图可知，本发明实例在7.2GHz处高温条件下，0.1dB压缩点P0.1dB能实现48dBm。该实例下的射频收发开关基本实现了20W连续波的耐功率能力。

图3所示是发射导通情况下常温S参数的仿真结果。图中纵坐标单位为dB，横坐标为频率，单位为GHz。由图可知，本发明在7.2GHz处输入输出回波损耗在-22dB以下，插损为0.48dB左右，隔离度为30dB左右。该实例下的射频收发开关在发射导通情况下，在高频实现了较小的插损和较高的隔离度。

图4所示是接收导通情况下常温S参数的仿真结果。图中纵坐标单位为dB，横坐标为频率，单位为GHz。由图可知，本发明在7.2GHz处输入输出回波损耗在-22dB以下，插损为0.58dB。该实例下的射频收发开关在接收导通情况下具备较高的性能。

本实施例其他部分与上述实施例1-10任一项相同，故不再赘述。

实施例12：

本实施例在上述实施例1-11任一项的基础上，进一步地，如专利申请文本CN108039585A和专利申请文本CN106972845A中的记载有近似的电路结构。

专利申请文本CN108039585A中并联支路采用的是传统的晶体管堆叠结构，由于当高功率的射频信号叠加在关断的并联支路时，射频信号的电压摆幅不能均匀的叠加在每一个堆叠晶体管上，从而导致最顶端的晶体管容易被击穿，最终降低了开关的耐功率能力。因此传统的晶体管堆叠结构已经不能满足高功率射频开关的实际要求。 专利申请文本CN106972845A中并联支路在传统的晶体管堆叠结构的基础上将晶体管堆叠链路分成了两个部分，这一手段在低频情况下，对开关的耐功率能力有一定的改善，但在高频情况下，特别是6GHz以上的频段，耐功率能力改善并不明显。由于高频情况下晶体管的寄生效应变强，以及晶体管的栅极等效阻抗变小，从而导致晶体管漏源、栅源和栅漏电压分布不再均匀，从而降低了耐功率能力。与专利申请文本CN108039585A和专利申请文本CN106972845A相比，本申请实现了一种在高频情况下具备高耐功率能力的开关电路结构，其主要改进点如下：一是在每个晶体管的漏源之间引入NMOS电容，因此当射频大信号进来时，NMOS电容会根据叠加在每个晶体管上的不同电压值来自适应调节电容值，从而使得晶体管漏源两端的电压分布更均匀；二是在晶体管栅极电阻处引入了并联二极管，由于高频高功率情况下，晶体管栅极会存在较小的泄露电流，此时并联二极管不能导通，因此使得栅极处阻抗在高频高功率下能保持较大的值；三是在晶体管栅极处引入了电压平均网络，使得传递到每个晶体管的栅极电压均相等，从而使得栅源电压和栅漏电压分布更加均匀；因此，通过改进本发明实现了一种高频高功率的SOI射频收发开关。

以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。