具体实施方式

以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。

其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。

文中所用术语“基本”或“大致”是指在可接受的范围内，本领域技术人员能够解决所要解决的技术问题，基本达到所要达到的技术效果。举例而言，“大致等于”是指在不影响结果正确性时，技术人员能够接受的与“完全等于”有一定误差的方式。

图1是根据本发明实施例的锁相环(PLL)电路100的方框示意图。在本发明的实施例中，锁相环(PLL)电路100可以应用于全数字锁相环(all-digital phase-locked loop，ADPLL)，但是本发明并不限于此。如图1所示，锁相环(PLL)电路100可以包括第一选择电路(first selection circuit)110，第一数字时间转换器(DTC)120和第二选择电路130。应当说明的是，图1示出了简化的方框示意图，在该简化的方框示意图中，仅示出了与本发明相关的组件。然而，本发明不应限于图1所示的示意结构。锁相环(PLL)电路100还可以包括其它组件。例如，锁相环(PLL)电路100可以进一步包括相频检测器(phase-frequencydetector，PFD)，时间数字转换器(time-to-digital convertor，TDC)，分频器(frequencydivider，亦可称为“频率除法器”)，压控振荡器(voltage-controlled oscillator，VCO)，低通滤波器(lowpass filter，LPF)，等等，但是本发明不限于此。

在本发明的实施例中，第一选择电路110接收参考信号CK_{IN_REF}，反馈信号CK_{IN_FB}和选择信号S_SEL。在一实施例中，参考信号CK_{IN_REF}是输入给锁相环(PLL)电路100的参考时钟。在一实施例中，反馈信号CK_{IN_FB}是从锁相环(PLL)电路100的压控振荡器(VCO)(图中未示出)处反馈回来(is fed back from)的信号。在另一实施例中，反馈信号CK_{IN_FB}是从锁相环(PLL)电路100的分频器处(未示出)反馈回来的信号，其中，该分频器被配置在锁相环(PLL)电路100中的第一选择电路110和压控振荡器(VCO)之间。在一实施例中，第一选择电路110根据选择信号S_SEL来确定/决定(determine)是将参考信号CK_{IN_REF}发送至第一数字时间转换器(DTC)120还是将反馈信号CK_{IN_FB}发送至第一数字时间转换器(DTC)120。例如，在图1所示的实施例中，如果第一选择电路110根据选择信号S_SEL确定出是将参考信号CK_{IN_REF}发送至第一数字时间转换器(DTC)120，则第一选择电路110将参考信号CK_{IN_REF}发送至第一数字时间转换器(DTC)120，以及，第一选择电路110将反馈信号CK_{IN_FB}发送至第二选择电路130。如果第一选择电路110根据选择信号S_SEL确定出是将反馈信号CK_{IN_FB}发送至第一数字时间转换器(DTC)120，则第一选择电路110将反馈信号CK_{IN_FB}发送至第一数字时间转换器(DTC)120，以及，第一选择电路110将参考信号CK_{IN_REF}发送至第二选择电路130。也就是说，在图1所示的实施例中，在选择信号S_SEL的控制下，反馈信号CK_{IN_FB}和参考信号CK_{IN_REF}之一者被发送至第一数字时间转换器(DTC)120，而反馈信号CK_{IN_FB}和参考信号CK_{IN_REF}之另一者被发送至第二选择电路130。应当说明的是，在一些实施例中，该另一者可以经由其它组件(如图5所示的第二DTC 140)后再被传送至第二选择电路130。

为便于理解与说明，本发明以利用两个周期为例实现DTC减少的实施例进行示例说明。在本发明的实施例中，第一数字时间转换器(DTC)120接收第一延迟控制信号D_{DTC_1}，以抖动(dither)接收到的参考信号CK_{IN_REF}或反馈信号CK_{IN_FB}。这里，应当说明的是，对信号进行抖动处理是本领域普通技术人员应当理解的内容，其例如包括但不限于“对信号进行延迟”，为便于理解与说明，本发明实施例以延迟进行示例说明。例如，根据第一延迟控制信号D_{DTC_1}，第一数字时间转换器(DTC)120可以延迟(delay)接收到的参考信号CK_{IN_REF}或接收到的反馈信号CK_{IN_FB}的边沿(edges)，如上升沿。在一些实施例中，第一延迟控制信号D_{DTC_1}的值被保持/维持(keep)至少两个周期不变(例如，该至少两个周期为偶数个周期)，以确保第一周期(例如，该至少两个周期的前半数个周期，如两个连续周期中的第一个周期)中的DTC误差和第二周期(例如，该至少两个周期的后半数个周期，如两个连续周期中的第二个周期)中的DTC误差能够相互抵消(cancelled)。也就是说，在一些实施例中，如果需要改变第一延迟控制信号D_{DTC_1}，则第一延迟控制信号D_{DTC_1}必须保持/维持(maintain)至少两个周期(例如，以两个周期为例，第一延迟控制信号D_{DTC_1}在第一周期中的值与第一延迟控制信号D_{DTC_1}在第二周期中的值相同)。因此，如果需要再次改变第一延迟控制信号D_{DTC_1}，则第一延迟控制信号D_{DTC_1}也必须维持至少两个周期(例如，以两个周期为例，第一延迟控制信号D_{DTC_1}在第三周期中的值与第一延迟控制信号D_{DTC_1}在第四周期中的值是相同的)。在一些实施例中，可以利用两个及以上周期来实现减少DTC误差的方案，其中，该两个及以上周期为偶数个周期，例如，2个，4个、6个等等…，通过交替切换参考信号的传输路径和反馈信号的传输路径并确保前半数个周期中的DTC误差和后半数个周期中的DTC误差相同或基本相同，从而使得DTC误差能够相互抵消。为便于说明与理解，本发明实施例以2个周期为例的优选实施例进行示例说明，然而，本发明并不应当限于该示例说明，因为，本领域普通技术人员在阅读本发明实施例后将能够理解或能够相应地获得其它偶数个周期的变型实现。例如，在一些实施例中，以2N(其中，N为正整数)个周期为例，在前N个周期中，选择信号具有第一值，以及，第一延迟控制信号D_{DTC_1}在该前N个周期中的每一周期中被相同或不同的DTC码控制，在后N个周期中，选择信号具有第二值，以及，第一延迟控制信号D_{DTC_1}在该后N个周期中的每一周期中被所述相同或不同的DTC码一一控制(应当说明的是，在后N个周期中，DTC码在控制顺序上可以不同)。例如，为便于理解与说明，以4个周期为例，选择信号在前两个周期中具有第一值，而在后两个周期中具有第二值，因此，若第一延迟控制信号D_{DTC_1}在前2个周期中对应的DTC码为“A”、“B”(应当说明的是，A、B仅为示例标记)，则第一延迟控制信号D_{DTC_1}在后2个周期中对应的DTC码可以为“A”、“B”，或者为“B”、“A”，从而，根据选择信号类似地切换参考信号和反馈信号的耦接路径能够使得前半数个周期中的DTC误差和后半数个周期中的DTC误差相同，从而能够减少DTC误差。可以理解地，在一些实施例中，选择信号的周期为参考信号的周期的N倍，例如，在图3的示例中，选择信号的周期为参考信号的周期的2倍。

在本发明的实施例中，第二选择电路130根据选择信号S_SEL确定第一数字时间转换器(DTC)120的输出是耦接到用作(serve as)输出参考信号CK_{OUT_REF}的输出参考端口(output reference port)还是耦接到用作输出反馈信号CK_{OUT_FB}的输出反馈端口(outputfeedback port)。也就是说，第二选择电路130可以确定/决定(determine)第一数字时间转换器(DTC)120、第一选择电路110与第二选择电路130的该输出参考端口、该输出反馈端口之间的耦接路径(coupling paths)。如果第二选择电路130确定将输出其第一输入(例如，第一数字时间转换器(DTC)120的输出信号)作为该输出参考信号CK_{OUT_REF}，则第二选择电路130还将输出其第二输入(例如，第一选择电路110的输出信号)作为输出反馈信号CK_{OUT_FB}。如果第二选择电路130决定输出其第一输入(例如，第一数字时间转换器(DTC)120的输出信号)作为输出反馈信号CK_{OUT_FB}，则第二选择电路130还输出其第二输入(例如，第一选择电路110的输出信号)作为该输出参考信号CK_{OUT_REF}。在本发明实施例中，该输出参考信号是该参考信号至少经由第一选择电路110和第二选择电路130后输出的信号，其经由第二选择电路的输出参考端口进行输出，以及，该输出反馈信号是该反馈信号至少经由第一选择电路110和第二选择电路130后输出的信号，其经由第二选择电路的输出反馈端口进行输出。在本发明的实施例中，第二选择电路130还可以将该输出参考信号CK_{OUT_REF}和该输出反馈信号CK_{OUT_FB}发送至锁相环(PLL)电路100的相频检测器(PFD)200(如图2所示)，然后，经相频检测器(PFD)200处理后的信号被发送至锁相环(PLL)电路100的时间数字转换器(time-to-digital convertor，TDC)(图中未示出)。在另一实施例中，第二选择电路130可以将该输出参考信号CK_{OUT_REF}以及该输出反馈信号CK_{OUT_FB}发送至锁相环(PLL)电路100的TDC(图中未示出)，具体地，本发明不做限制。

在图1的锁相环(PLL)电路100的结构中，利用第一选择电路110，从而在选择信号S_SEL的控制下，参考信号CK_{IN_REF}或反馈信号CK_{IN_FB}能够被交替地(alternately)发送至第一数字时间转换器(DTC)120(例如，以两个连续的周期为例，在第一周期中，可以是参考信号CK_{IN_REF}被发送至第一数字时间转换器(DTC)120，而在第二周期中，则是反馈信号CK_{IN_FB}被发送至第一数字时间转换器(DTC)120)。因此，在图1的锁相环(PLL)电路100的结构中，由于DTC误差能够在锁相环(PLL)电路100中被消除或被减少，所以不需要在锁相环(PLL)电路100中针对第一数字时间转换器(DTC)120配置额外的校准回路电路。另外，在本发明另一实施例中，通过锁相环(PLL)电路100的低通滤波器(lowpass filter，LPF)(图中未示出)可以进一步减少残余的高频误差。

图2是根据本发明实施例的锁相环(PLL)电路100的示意图。如图2所示，在本发明的实施例中，第一选择电路110可以包括第一多工器(multiplexer，MUX)111和第二MUX112，以及，第二选择电路130可以包括第三MUX 131和第四MUX132。例如，在图2的示例中，第一MUX 111和第三MUX 131可以接收该选择信号S_SEL，而第二MUX 112和第四MUX 132可以接收反相(inverse)选择信号即该选择信号和该反相选择信号互为反相。第一MUX111根据选择信号S_SEL确定是将参考信号CK_{IN_REF}还是反馈信号CK_{IN_FB}发送至第一数字时间转换器(DTC)120。第二MUX 112根据反相选择信号确定是将参考信号CK_{IN_REF}还是反馈信号CK_{IN_FB}发送至第二选择电路130。第三MUX 131根据选择信号S_SEL确定是输出第一数字时间转换器(DTC)120的输出信号还是输出第二MUX 112的输出信号。第四MUX 132根据反相选择信号确定是输出第一数字时间转换器(DTC)120的输出信号还是输出第二MUX112的输出信号。另外，第三MUX 131可以将输出参考信号CK_{OUT_REF}发送至相频检测器(PFD)200，以及，第四MUX 132可以将输出反馈信号CK_{OUT_FB}发送至相频检测器(PFD)200。

应当注意的是，图2所示的第一选择电路110和第二选择电路130用于示例性地说明本发明的实施例，因此，第一选择电路110和第二选择电路130的结构应不限于图2的示意图。例如，在另一实施例中，第一选择电路110可以包括第一开关和第二开关，以及，第二选择电路130可以包括第三开关和第四开关。具体地，本发明实施例不做任何限制，因此，凡是可以根据选择信号来实现交替耦接的任意电路(例如，将相同输入端交替耦接至不同输出端)均可以被用来实现第一选择电路110和第二选择电路130。

图3是根据本发明实施例的锁相环(PLL)电路100的时序示意图。如图3所示，在第一周期中，选择信号S_SEL处于低电平(low level)，以及，输出参考信号CK_{OUT_REF}中出现延迟。可以理解地，选择信号为数字信号。以图2为例，例如，在第一周期中，第一选择电路110的第一MUX 111根据选择信号S_SEL将参考信号CK_{IN_REF}发送至第一数字时间转换器(DTC)120，然后，第一数字时间转换器(DTC)120根据第一延迟控制信号D_{DTC_1}抖动该参考信号CK_{IN_REF}，以响应于参考信号CK_{IN_REF}产生具有延迟的输出信号。然后，第二选择电路130的第三MUX131接收第一数字时间转换器(DTC)120的输出信号并根据选择信号S_SEL将其作为输出参考信号CK_{OUT_REF}输出至相频检测器(PFD)200。此外，在第一周期中，第一选择电路110的第二MUX112接收反馈信号CK_{IN_FB}并根据反相选择信号将该反馈信号CK_{IN_FB}发送至第二选择电路130的第四MUX 132。然后，第四MUX 132可以根据反相选择信号将该反馈信号CK_{IN_FB}作为输出反馈信号CK_{OUT_FB}输出至相频检测器(PFD)200。因此，在第一周期中，图2的信号示意图可以基本上等效于图4A的示意图，其中，图4A中以“+”示出相频检测器(PFD)。

在第二周期中，选择信号S_SEL处于高电平(high level)，且相同的延迟被施加到第一DTC 120。也就是说，在第二周期中，第一选择电路110的第一MUX 111根据选择信号S_SEL发送反馈信号CK_{IN_FB}至第一数字时间转换器(DTC)120，然后，第一数字时间转换器(DTC)120根据第一延迟控制信号D_{DTC_1}抖动反馈信号CK_{IN_FB}，以响应于反馈信号CK_{IN_FB}产生具有延迟的输出信号。由于控制信号D_{DTC_1}在该第一周期和该第二周期中保持相同的设置，因此，第二周期中的延迟量(delay amount)与第一周期中的延迟量相同。然后，第二选择电路130的第四MUX 132接收第一数字时间转换器(DTC)120的输出信号，并根据反相选择信号将其作为输出反馈信号CK_{OUT_FB}输出至相频检测器(PFD)200。此外，在第二周期中，第一选择电路110的第二MUX 112可以接收参考信号CK_{IN_REF}，并根据反相选择信号将该参考信号CK_{IN_REF}发送至第二选择电路130的第三MUX 131。然后，第三MUX 131可以根据选择信号S_SEL将参考信号CK_{IN_REF}作为输出参考信号CK_{OUT_REF}输出至相频检测器(PFD)200。因此，在第二周期中，图2的信号示意图可以基本上等效于图4B的示意图。

相应地，在第三周期中，相较于参考信号CK_{IN_REF}，输出参考信号CK_{OUT_REF}中出现第二延迟(可以与先前的延迟值相同或不同)，以及，在第四周期中，相较于反馈信号CK_{IN_FB}，输出反馈信号CK_{OUT_FB}中出现该第二延迟。也就是说，第一选择电路110根据选择信号S_SEL在每个周期中互换(swap)参考信号CK_{IN_REF}和反馈信号CK_{IN_FB}的传输路径(transmissionpaths)。另外，在一些实施例中，将第一延迟控制信号D_{DTC_1}的值保持至少两个周期不变，以确保在第一周期中的DTC误差和在第二周期中的DTC误差能够相互抵消。应当注意的是，图3的时序示意图仅用于示意性地说明本发明的实施例，但本发明并不限于此示例。

图5是根据本发明另一实施例的锁相环(PLL)电路100的示意图。如图5所示，在本发明的实施例中，锁相环(PLL)电路100还可以包括第二DTC 140。在本发明的实施例中，第二DTC 140可以接收第二延迟控制信号D_{DTC_2}，以抖动接收到的参考信号CK_{IN_REF}或反馈信号CK_{IN_FB}。例如，第二DTC 140根据第二延迟控制信号D_{DTC_2}来延迟(delay)接收到的参考信号CK_{IN_REF}或反馈信号CK_{IN_FB}的边沿。在一些实施例中，第二延迟控制信号D_{DTC_2}的值保持至少两个周期不变，以确保第一周期中的DTC误差和第二周期中的DTC误差能够相互抵消。也就是说，如果需要改变第二延迟控制信号D_{DTC_2}，则第二延迟控制信号D_{DTC_2}必须保持至少两个周期(例如，以两个周期为例，第二延迟控制信号D_{DTC_2}在第一周期中的值与第二延迟控制信号D_{DTC_2}在第二周期中的值相同)。因此，如果需要再次改变第二延迟控制信号D_{DTC_2}，则第二延迟控制信号D_{DTC_2}也必须维持至少两个周期(例如，以两个周期为例，第二延迟控制信号D_{DTC_2}在第三周期中的值与第二延迟控制信号D_{DTC_2}在第四周期中的值相同)。应当注意的是，虽然第二DTC140被配置在锁相环(PLL)电路100中，但不需要在锁相环(PLL)电路100中配置用于第二DTC 140的额外的校准回路电路。

以图5为例，例如，在第一周期中，第一选择电路110的第一MUX 111可以根据选择信号S_SEL将参考信号CK_{IN_REF}发送至第一数字时间转换器(DTC)120，然后，第一数字时间转换器(DTC)120根据第一延迟控制信号D_{DTC_1}对参考信号CK_{IN_REF}进行抖动处理，以响应于参考信号CK_{IN_REF}而产生具有延迟的输出信号。然后，第二选择电路130的第三MUX 131接收第一数字时间转换器(DTC)120的输出信号，并可以根据选择信号S_SEL将其作为输出参考信号CK_{OUT_REF}输出至相频检测器(PFD)200。此外，在第一周期中，第一选择电路110的第二MUX112可以接收反馈信号CK_{IN_FB}，并根据反相选择信号将该反馈信号CK_{IN_FB}发送至第二DTC 140，然后，第二DTC 140可以根据第二延迟控制信号D_{DTC_2}对反馈信号CK_{IN_FB}进行抖动处理，以响应于反馈信号CK_{IN_FB}产生具有延迟的输出信号。然后，第二选择电路130的第四MUX 132可以接收第二DTC 140的输出信号，并根据反相选择信号将其作为输出反馈信号CK_{OUT_FB}输出至相频检测器(PFD)200。

在第二周期中，第一选择电路110的第一MUX 111可以根据选择信号S_SEL将反馈信号CK_{IN_FB}发送至第一数字时间转换器(DTC)120，然后，第一数字时间转换器(DTC)120可以根据第一延迟控制信号D_{DTC_1}抖动反馈信号CK_{IN_FB}，以响应于反馈信号CK_{IN_FB}产生具有延迟的输出信号。当控制信号D_{DTC_1}在第一周期和第二周期中保持相同的设置时，第二周期中的延迟量与第一周期中的延迟量相同。然后，第二选择电路130的第四MUX 132接收第一数字时间转换器(DTC)120的输出信号，并根据反相选择信号将其作为输出反馈信号CK_{OUT_FB}输出至相频检测器(PFD)200。此外，在第二周期中，第一选择电路110的第二MUX112可以接收参考信号CK_{IN_REF}，并根据反相选择信号将该参考信号CK_{IN_REF}发送给第二DTC 140，然后，第二DTC 140可以根据第二延迟控制信号D_{DTC_2}抖动参考信号CK_{IN_REF}，以响应于参考信号CK_{IN_REF}产生具有延迟的输出信号。当控制信号D_{DTC_2}在第一周期和第二周期中保持相同的设置时，第二周期中的延迟量与第一周期中的延迟量相同。然后，第二选择电路130的第三MUX 131接收第二DTC 140的输出信号，并根据选择信号S_SEL将其作为输出参考信号CK_{OUT_REF}输出至相频检测器(PFD)200。

应当注意的是，图5的示例仅用于示意性地说明本发明的实施例，但是本发明并不限于此示例。图5的锁相环(PLL)电路100的其它操作可以类似于图1和图2的锁相环(PLL)电路100。因此，这里将不再赘述这些细节。

图6是根据本发明另一实施例的锁相环(PLL)电路100的示意图。如图6所示，相频检测器(PFD)200可以被配置在第一数字时间转换器(DTC)120和第二选择电路130之间。应当注意的是，在本发明的另一个实施例中，图6的锁相环(PLL)电路100也可以仅包括一个DTC，其类似于图1的结构。图6的锁相环(PLL)电路100的操作类似于图1和图2的锁相环(PLL)电路100。因此，这里不再赘述细节。

图7是根据本发明另一实施例的锁相环(PLL)电路100的示意图。如图7所示，相频检测器(PFD)200耦接至第一选择电路110，且相频检测器(PFD)200被配置在第一选择电路的前面(front)，也就是说，参考信号CK_{IN_REF}和反馈信号CK_{IN_FB}经由相频检测器(PFD)200处理后被传送至第一选择电路110。应当注意的是，在本发明的另一实施例中，图7的锁相环(PLL)电路100也可以只包括一个DTC，其类似于图1的结构。图7的锁相环(PLL)电路100的操作类似于图1和图2的锁相环(PLL)电路100。因此，这里不再赘述细节。

图8是根据本发明实施例示出的数字时间转换器(DTC)误差消除方法的流程示意图。该DTC误差消除方法可应用于锁相环(PLL)电路100。如图8所示，在步骤S810中，锁相环(PLL)电路100的第一选择电路接收参考信号和反馈信号。

在步骤S820中，锁相环(PLL)电路100的第一选择电路根据选择信号将参考信号或反馈信号(即参考信号和反馈信号之一者)发送至锁相环(PLL)电路100的第一DTC。

在步骤S830中，锁相环(PLL)电路100的第一DTC根据第一延迟控制信号抖动接收到的参考信号或反馈信号。

在步骤S840中，锁相环(PLL)电路100的第二选择电路根据选择信号确定输出参考信号或输出反馈信号的路径或耦接路径。例如，以图6的为例，确定将第一DTC 120的输出信号和第二DTC 120的输出信号中的哪一者作为该输出参考信号，相应地，另一者被作为该输出反馈信号。

在一些实施例中，在该DTC误差消除方法中，锁相环(PLL)电路100的第一选择电路可以包括第一多工器和第二多工器，以及，锁相环(PLL)电路100的第二选择电路可以包括第三多工器和第四多工器。

在一些实施例中，在DTC误差消除方法中，锁相环(PLL)电路100的第一选择电路可以包括第一开关和第二开关，以及，锁相环(PLL)电路100的第二选择电路可以包括第三开关和第四开关。

在一些实施例中，在DTC误差消除方法中，在第一周期中，选择信号是第一值，以及，锁相环(PLL)电路100的第一选择电路将参考信号发送至锁相环(PLL)电路的第一DTC，并将反馈信号发送至锁相环(PLL)电路100的第二选择电路。在第二周期中，选择信号是第二值，以及，锁相环(PLL)电路100的第一选择电路将反馈信号发送至锁相环(PLL)电路100的第一DTC，并将参考信号发送至锁相环(PLL)电路100的第二选择电路。此外，在DTC误差消除方法中，在第一周期中，锁相环(PLL)电路100的第二选择电路可以基于其来自第一DTC的第一输入来输出该输出参考信号(也就是说，在第一周期中，将第一DTC的输出信号输出至输出参考端口，以将第一DTC的输出信号用作输出参考信号)，以及，基于其来自第一选择电路的第二输入来输出该输出反馈信号(也就是说，将第一选择电路的输出信号输出至输出反馈端口，以将第一选择电路的输出信号用作输出反馈信号)。在第二周期中，锁相环(PLL)电路100的第二选择电路可以基于其来自第一DTC的第一输入来输出该输出反馈信号(也就是说，在第二周期中，将第一DTC的输出信号输出至输出反馈端口，以将第一DTC的输出信号用作输出反馈信号)，并基于其来自第一选择电路的第二输入来输出该输出参考信号(也就是说，将第一选择电路的输出信号输出至输出参考端口，以将第一选择电路的输出信号用作输出参考信号)。

在本发明的一些实施例中，在DTC误差消除方法中，锁相环(PLL)电路100的第二DTC可以接收第二延迟控制信号，以抖动接收到的参考信号或反馈信号。然后，锁相环(PLL)电路100的第一选择电路可以根据选择信号将参考信号或反馈信号发送至第二DTC。然后，根据选择信号，锁相环(PLL)电路100的第二选择电路可以确定出基于第一输入(例如，第一DTC的输出信号)来输出该输出参考信号并基于第二输入(例如，第二DTC的输出信号)来输出该输出反馈信号，或者，基于来自第一DTC的第一输入(例如，第一DTC的输出信号)来输出该输出反馈信号并基于来自第二DTC的第二输入(例如，第二DTC的输出信号)来输出该输出参考信号。

在本发明的一些实施例中，在DTC误差消除方法中，锁相环(PLL)电路100的第二选择电路可以进一步将输出参考信号和输出反馈信号发送给相频检测器(PFD)或时间数字转换器(TDC)。在本发明的一些实施例中，在DTC误差消除方法中，相频检测器(PFD)被配置在第一TDC和第二选择电路之间。在本发明的一些实施例中，在DTC误差消除方法中，相频检测器(PFD)耦接到第一选择电路，且相频检测器(PFD)被配置在第一选择电路的前面。

根据本发明的DTC误差消除方法，参考信号和反馈信号能够被交替地发送至锁相环(PLL)电路的DTC。因此，能够在锁相环(PLL)电路中消除或减少DTC误差，以减少失配和低频噪声。

通过交替地切换参考信号和反馈信号的传输路径(例如，对参考信号和反馈信号交替地应用DTC抖动)，本发明能够移除或减少DTC非理想误差或带内抖动噪声，而无需数字校准。更具体地说，存在于参考信号路径上的噪声相位可以被复制(copied)或被拷贝(duplicated)到反馈信号路径，然后，在PLL的下一级中相互抵消(例如，通过PLL的TDC或LPF)。本发明提出第一延迟控制信号和第二延迟控制信号在两个连续的周期中保持相同的设置(例如，相同的DTC码)，以确保相同的误差/噪声被施加到参考信号的传输路径和反馈信号的传输路径。与一个DTC(例如，第一DTC)的方案相比，具有两个DTC(例如，第一DTC和第二DTC)的方案可以针对每个DTC具有较小的步长(step size)。然而，第一延迟控制信号和第二延迟控制信号可以相同或不同。例如，第一延迟控制信号可以具有变化的DTC码，而第二延迟控制信号可以具有固定的DTC码。

尽管出于指导目的已经结合某些特定实施例描述了本发明，但是本发明不限于此。本文描述的主题有时会描述包含在其它不同组件内之不同组件，或同其它不同组件相连接之不同组件。应当理解的是，所描述的这种结构仅作为示例，事实上，也可透过实施其它结构来实现相同功能。从概念上讲，任何可实现相同功能之组件配置均是有效地“相关联的”以此实现所需功能。因此，本文为实现某特定功能所组合之任何两个组件均可看作是彼此“相关联的”，以此实现所需功能，而不管其结构或者中间组件如何。类似地，以这种方式相关联之任何两个组件也可看作是彼此间“操作上相连接的”或“操作上相耦接的”以此实现所需功能，并且，能够以这种方式相关联之任何两个组件还可看作是彼此间“操作上可耦接的”用以实现所需功能。操作上可耦接的具体实例包括但不限于实体上可配对的和/或实体上交互之组件和/或无线地可交互的和/或无线地相互交互的组件和/或逻辑上交互的和/或逻辑上可交互的组件。

此外，对于本文所使用之任何复数和/或单数形式之词语，本领域熟练技术人员可根据语境和/或应用场景是否合适而将复数转换至单数和/或将单数转换至复数。为清晰起见，此处即对文中单数/复数之间的各种置换作出明确规定。

此外，本领域熟练技术人员可以理解的是，一般地，本文所使用的词语，特别是所附权利要求书，例如权利要求书主体中所使用之词语通常具有“开放性”意义，例如，词语“包含”应该理解为“包含但不限于”，词语“具有”应当理解为“至少具有”，词语“包括”应该理解为“包括但不限于”等等。本领域熟练技术人员可进一步理解的是，若某引入式权利要求书列举意图将某一具体数值包含进去，则这种意图将明确地列举于该权利要求书中，如果没有列举，则这种意图即不存在。为帮助理解，可举例如，所附权利要求书可能包含引入式短语如“至少一个”和“一个或一个以上的”来引入权利要求书列举。然而，这种短语不应使该权利要求书列举被解释为：对不定冠词“一个”的引入意味着将包含有这种引入式权利要求书列举的任何特定权利要求书限制为仅包含一个这种列举的实施方式，甚至当同一权利要求书时包括引入式短语“一个或一个以上的”或“至少一个”和不定冠词如“一个”时同样符合这样情况，亦即，“一个”应该解释为“至少一个”或“一个或一个以上的”。同样地，使用定冠词来引入权利要求书列举同理。另外，即使某一引入式权利要求书列举中明确列举了一个具体数值，本领域熟练技术人员应当认识到，这种列举应该理解为至少包括所列举的数值，例如，仅“两个列举”而没有任何其它限定时，其意味着至少两个列举，或两个或多个列举。此外，如使用了类似“A、B和C等中之至少一个”，则本领域熟练技术人员通常可以理解的是，如“具有A、B和C中至少一个之系统”将包括但不限于只具有A之系统、只具有B之系统、只具有C之系统、具有A和B之系统、具有A和C之系统、具有B和C之系统，和/或具有A、B和C之系统等等。若使用了类似“A、B或C等中至少一个”，则本领域熟练技术人员可以理解的是，例如“具有A、B或C中至少一个之系统”将包括但不限于只具有A之系统、只具有B之系统、只具有C之系统、具有A和B之系统、具有A和C之系统、具有B和C之系统，和/或具有A、B和C之系统等等。本领域技术人员可进一步理解，无论是说明书、权利要求书或附图中所出现的几乎所有连接两个或多个替代性词语的分隔词语和/或短语，均应理解为考虑到了所有可能性，即包括所有词语中某一个、两个词语中任一个或包括两个词语。例如，短语“A或B”应该理解为包括如下可能性：“A”、“B”或“A和B”。

根据前述内容，将理解的是，本文已经出于说明的目的描述了本申请的各种实施方式，以及，在不背离本发明之范畴和精神的前提下可对各个实施例作出多种修改。因此，本文所公开之各个实施例不应理解为具有限制意义，真实范畴和精神透过所附权利要求书进行限定。

虽然本发明已经通过示例的方式以及依据优选实施例进行了描述，但是，应当理解的是，本发明并不限于公开的实施例。相反，它旨在覆盖各种变型和类似的结构(如对于本领域技术人员将是显而易见的)，例如，不同实施例中的不同特征的组合或替换。因此，所附权利要求的范围应被赋予最宽的解释，以涵盖所有的这些变型和类似的结构。