半导体器件、制作半导体器件的方法及处理系统
阅读说明：本技术 半导体器件、制作半导体器件的方法及处理系统 (Semiconductor device, method of manufacturing semiconductor device, and processing system ) 是由 高拉夫·塔雷贾 李学斌 阿布舍克·杜贝 黄奕樵 罗源辉 帕特里夏·M·刘 桑杰·纳塔拉扬 于 2020-01-27 设计创作，主要内容包括：本公开内容大致上关于形成半导体器件的方法、一种半导体器件及一种处理腔室。该方法包括：在处理系统中形成源极/漏极区域；在该处理系统中于该源极/漏极区域上形成掺杂的半导体层；形成金属硅化物层；形成介电材料；在该介电材料中形成沟槽；以及以导体填充该沟槽。在不破真空的情况下形成该源极/漏极区域、该掺杂的半导体层和该金属硅化物层。一种半导体器件包括多个层,且该半导体器件具有减小的接触电阻。一种处理系统被配置成执行该方法并且形成该半导体器件。本公开内容的实施方式使得能够通过使用整合工艺形成具有减小的接触电阻的源极/漏极接触,该整合工艺容许在同一处理系统内执行形成源极/漏极接触的各种操作。(The present disclosure generally relates to methods of forming semiconductor devices, a semiconductor device, and a processing chamber. The method comprises the following steps: forming source/drain regions in a processing system; forming a doped semiconductor layer on the source/drain region in the processing system; forming a metal silicide layer; forming a dielectric material; forming a trench in the dielectric material; and filling the trench with a conductor. The source/drain regions, the doped semiconductor layer and the metal silicide layer are formed without breaking vacuum. A semiconductor device includes a plurality of layers and has reduced contact resistance. A processing system is configured to perform the method and form the semiconductor device. Embodiments of the present disclosure enable the formation of source/drain contacts with reduced contact resistance by using an integrated process that allows various operations for forming the source/drain contacts to be performed within the same processing system.)
技术领域
本公开内容的实施方式大致上关于一种设备和方法，并且更特定而言，关于一种半导体器件、一种制作半导体器件的方法、及一种处理系统。
背景技术
晶体管是现代数字处理器和存储器装置的基本器件要素，并且已经发现晶体管在高功率电子产品中的应用。当前，存在可用于不同应用的多种半导体器件(例如，晶体管)设计或类型。各种晶体管类型包括例如场效应晶体管(FET)、双极结晶体管(BJT)、结场效应晶体管(JFET)、金属氧化物半导体场效应晶体管(MOSFET)、垂直沟道或沟槽场效应晶体管、以及超级结或多漏极晶体管。在晶体管的MOSFET家族中已出现的一种类型的晶体管是鳍式场效应晶体管(FinFET)。
FinFET可在块状半导体基板(例如，硅基板)上制造，并且包括鳍状结构，鳍状结构在沿着基板的表面的长度方向上延展且在垂直于基板表面的高度方向上延伸。鳍片具有窄的宽度(例如，小于250纳米)。鳍片能够穿过绝缘层。能够在鳍片的区域上面形成包括导电栅极材料和栅极绝缘体的栅极结构。在栅极结构的任一侧上掺杂鳍片的上部，而形成与栅极相邻的源极/漏极区域。
对于缩放到较小尺寸的互补式MOSFET而言，FinFET具有良好的静电性质。因为鳍片是三维结构，所以能够在鳍片的三个表面上形成晶体管的沟道，使得对于在基板上占据的给定表面积而言，FinFET能够显现高电流切换能力。由于沟道和器件能够从基板表面抬高，因此相较于常规的平面MOSFET，能够有减少的相邻器件之间的电场耦合。
半导体设计、制造和操作中的关键挑战是接触电阻。举例而言，FinFET器件的源极和漏极区域可能被用于形成源极/漏极接触沟槽的蚀刻工艺所侵蚀，导致接触电阻增加。接触电阻增加的结果是，电路器件的效能下降，电路器件包括晶体管及在半导体基板上形成的其他器件结构。
因此，需要用于形成具有减小的接触电阻的半导体器件的改良的半导体处理方法。
发明内容
本公开内容的实施方式大致上关于一种半导体器件、一种制造半导体器件的方法及一种处理系统。该方法致使半导体器件有减小的接触电阻。该方法能够在该处理系统中执行。
在一个实施方式中，提供一种用于形成半导体器件的方法。该方法包括：在基板中形成源极/漏极区域；在该源极/漏极区域上形成掺杂的半导体层；在该处理系统中于该掺杂的半导体层上形成金属硅化物层；在该金属硅化物层上面形成介电材料；在该介电材料中形成沟槽，以暴露该金属硅化物层的一部分；以及以导体填充该沟槽。该源极/漏极区域、该掺杂的半导体层及该金属硅化物层在不破真空的情况下形成。
在另一实施方式中，提供一种半导体器件。该半导体器件包括：从半导体结构延伸的源极/漏极区域；设置在该源极/漏极区域上并且包覆围绕该源极/漏极区域的掺杂的半导体层；设置在该掺杂的半导体层上并且包覆围绕该源极/漏极区域的金属硅化物层；以及设置在该金属硅化物层上的导体。
在又一实施方式中，提供一种处理系统。该处理系统包括：移送腔室；耦接到该移送腔室的多个处理腔室；及控制器。该控制器被配置为引发在该处理系统中执行一工艺，该工艺包括：形成源极/漏极区域；在该源极/漏极区域上形成掺杂的半导体层；以及在该掺杂的半导体层上形成金属硅化物层。该源极/漏极区域、该掺杂的半导体层及该金属硅化物层在不破真空的情况下形成。
附图说明
为了能够详细地理解本公开内容的上述特征的方式，可通过参考实施方式(其中一些在附图中示出)而对上文简要总结的本公开内容进行更详细的描述。然而，应注意附图仅示出示例性实施方式，因此不应被认为是对本公开内容的范围的限制，且能够允许其他等效实施方式。
图1是根据一个实施方式的用于形成半导体器件的方法操作的流程图。
图2A至图2H示出根据一个实施方式的基板的截面图。
图3示出根据一个实施方式的处理系统的示意性俯视图。
为了便于理解，已尽可能使用相同的附图标记表示图中共通的相同元件。应设想到一个实施方式的元件和特征能够有益地结合于其他实施方式中，而无需赘述。
具体实施方式
本文描述的实施方式包括一种形成半导体器件的方法、一种半导体器件和一种处理系统。该方法包括：形成源极/漏极区域；形成掺杂的半导体层；在掺杂的半导体层上形成金属硅化物层；形成介电材料；在介电材料中形成沟槽；以及以导体填充沟槽。在不破真空的情况下形成源极/漏极区域、掺杂的半导体层和金属硅化物层。能够由该方法形成半导体器件。半导体器件包括多个层，并且半导体器件具有减小的接触电阻。一处理系统被配置成执行该方法并且形成该半导体器件。掺杂的半导体层的掺杂剂浓度高于源极/漏极区域的掺杂剂浓度，并且较高的掺杂剂浓度导致接触电阻减小。本文所揭示的实施方式能够用于(但不限于)接触电阻减小的半导体器件。
上文概括地介绍本公开内容中描述的技术。应设想到本公开内容的构思能够针对平面晶体管器件或三维晶体管器件实现，上述器件诸如鳍式场效应晶体管(FinFET)、水平环绕式栅极(horizontal gate all around，HGAA)FET、垂直环绕式栅极(VGAA)FET、纳米线沟道FET、应变半导体器件等。
如本文所用，术语“约”是指与标称值偏差+/-10％。应理解，这种偏差能够包括在本文提供的任何值中。
图1是根据一个实施方式的用于形成半导体器件的方法100操作的流程图。图2A至图2H示出根据一个实施方式的基板200的截面图。尽管结合图1及图2A至2D描述了方法100的操作，但是本领域技术人员会了解，配置成以任何顺序执行这些方法操作的任何系统都落入本文所述实施方式的范围内。注意方法100能够用于形成本文并未提出的任何其他半导体结构。本领域技术人员应认识到，在图中未示出或在本文中未描述用于形成半导体器件和相关结构的完整工艺。
方法100开始于操作102，将基板200放入处理腔室中。在一个实例中，处理腔室是蚀刻腔室。如图2A所示，基板200包括半导体层202、从半导体层202延伸的至少一个半导体结构204以及设置在半导体层202上的相邻半导体结构204之间的介电材料206。半导体结构204能够是半导体鳍片。半导体层202能够由硅、锗、硅锗、III/V族化合物半导体、砷化镓(GaAs)及/或砷化铟镓(InGaAs)、或其他半导体材料制成。半导体层202能够以p型或n型掺杂剂掺杂。举例而言，半导体层202掺杂有诸如硼(B)的p型掺杂剂，或者掺杂有诸如磷(P)及/或砷(As)的n型掺杂剂。半导体结构204可由与半导体层202相同的材料制成。半导体结构204可与半导体层202整合。介电材料206可包括浅沟槽隔离(STI)区域，并且可由二氧化碳(SiO2)、氮化硅(Si3N4)、碳氮化硅(SiCN)、上述材料的混合物、或任何其他适合的介电材料制造。
在操作104，至少一个半导体结构204的一部分被移除，而暴露半导体结构204的剩余部分的表面207。半导体结构204的表面207可从介电材料206的表面209凹下，如图2B中所示。在其他实施方式中，表面207与介电材料206的表面209共平面。可通过在蚀刻腔室中执行的蚀刻工艺移除半导体结构204的该部分。
在操作106，在半导体结构204的表面207上形成源极/漏极区域208。源极/漏极区域208可以是源极区域或漏极区域，如图2C所示。源极/漏极区域208可包括合并的源极和漏极区域208。在任一实例中，源极/漏极区域208由在半导体结构204的表面207上外延生长的半导体材料制成。源极/漏极区域208可在处理系统的外延沉积腔室中形成。基板200可包括跨越源极/漏极区域208设置的多个栅极(未示出)。
在能够包括本文所述的一或多个实施方式或与本文所述的一或多个实施方式组合的一个实施方式中，源极/漏极区域208由硅、锗、硅锗、或III/V族化合物半导体(例如砷化镓(GaAs)及/或砷化铟镓(InGaAs))或任何其他适合的半导体制成。源极/漏极区域208可掺杂有p型或n型掺杂剂。在一个实例中，源极/漏极区域208掺杂有诸如B的p型掺杂剂。或者，源极/漏极区域208掺杂有诸如P及/或As的n型掺杂剂。源极/漏极区域208可由金属硅化物制成，例如硅化钛、硅化钨、硅化钼、硅化钌、硅化钴、或上述材料的任何组合。
金属硅化物源极/漏极区域208相较于半导体源极/漏极区域208具有减小的电阻。源极/漏极区域208选择性地外延生长于半导体结构204的表面207上，并且由于在不同表平面上生长速率不同，所以能够形成小面(facet)210、212、214、216，使得源极/漏极区域208具有钻石形状，如图2C所示。
可在形成源极/漏极区域208之前在半导体结构204的表面207上执行预清洁工艺。执行预清洁工艺以移除半导体结构204的表面207上的污染物，例如碳或氧化物污染物。预清洁工艺可包括任何适合的蚀刻工艺，例如干蚀刻、湿蚀刻或上述蚀刻的组合。预清洁工艺可以是各向同性(isotropic)的或定向的。在一个实例中，使用远程等离子体源在处理腔室中执行预清洁工艺。适合用于执行预清洁工艺的一个示例处理腔室是可从美国加州SantaClara的应用材料公司获得的AKTIV Pre-CleanTM腔室或是清洁腔室。或者，预清洁工艺在蚀刻腔室中进行，诸如使用电感耦合等离子体(ICP)源的蚀刻腔室。一个示例性蚀刻腔室可以是经修改的去耦等离子体氮化(DPN)腔室，该腔室可从美国加州Santa Clara的应用材料公司获得。然而，应设想到也能够实施来自其他制造商的其他适当配置的腔室来执行预清洁工艺。
在操作108，如图2D所示，在处理系统中，于源极/漏极区域208上形成掺杂的半导体层220。可通过选择性外延沉积工艺形成掺杂的半导体层220。掺杂的半导体层220是在与源极/漏极区域208相同的处理系统中形成。在一个实例中，掺杂的半导体层220在与源极/漏极区域208相同的外延沉积腔室中形成。在另一实例中，掺杂的半导体层220在处理系统的不同的外延沉积腔室中形成。因为源极/漏极区域208和掺杂的半导体层220在同一处理系统中形成，所以在工艺(例如，操作106和108)之间没有破真空。因此，在工艺之间不需要预清洁工艺。
掺杂的半导体层220形成于小面210、212、214、216上，但是不形成在介电材料206上。因为掺杂的半导体层220是通过外延沉积工艺形成的，所以掺杂的半导体层220共形地覆盖源极/漏极区域208的小面210、212、214、216。换言之，共形的掺杂的半导体层220包覆围绕源极/漏极区域208。可在将基板保持在低于约450℃的温度的同时，执行选择性外延沉积工艺。掺杂的半导体层220可由与源极/漏极区域208相同的材料制成，差异处在于，掺杂的半导体层220中的掺杂剂浓度实质上高于源极/漏极区域208中的掺杂剂浓度。例如，掺杂的半导体层220可由掺杂有B及/或镓(Ga)的锗锡(GeSn)、掺杂有B的硅锗(SiGe)、掺杂有B及/或Ga的锗(Ge)、或掺杂有P及/或As的硅制成。在一个实例中，掺杂的半导体层220包括第一层和第二层，并且第一层是掺杂有As的硅层，并且第二层是掺杂有P的硅层。
根据一个实施方式，通过掺杂剂浸泡工艺形成掺杂的半导体层220。在掺杂剂浸泡工艺期间，源极/漏极区域208的外部(诸如从每个小面210、212、214、216到预定深度)被转换成掺杂的半导体层220。例如，在掺杂剂浸泡工艺期间，源极/漏极区域208的小面210、212、214、216暴露于含一或多种掺杂剂的一或多种气体，该掺杂剂例如为Ga、B、P及/或As。掺杂的半导体层220可具有在约1埃至约10nm范围内的厚度。源极/漏极区域208中的掺杂剂浓度小于掺杂的半导体层220中的掺杂剂浓度。掺杂的半导体层220中增加的掺杂剂浓度降低接触电阻。
可以在可从美国加州Santa Clara的应用材料公司获得的减压(RP)外延腔室中形成掺杂的半导体层220。然而，应设想到也能够实施来自其他制造商的其他适合地配置的腔室，以执行选择性外延沉积或掺杂剂浸泡工艺以形成掺杂的半导体层220。
在操作110，如图2E所示，在处理系统中，于掺杂的半导体层220上形成金属硅化物层222。在一个实例中，金属硅化物层222通过化学气相沉积(CVD)工艺形成。在另一实例中，金属硅化物层222通过外延沉积工艺形成。例如，由于选择性外延沉积工艺的结果，金属硅化物层222形成在掺杂的半导体层220上而不形成在介电材料206上。因为金属硅化物层222通过外延沉积工艺形成，所以金属硅化物层222共形地覆盖源极/漏极区域208的小面210、212、214、216。换言之，共形金属硅化物层222包覆围绕源极/漏极区域208。
金属硅化物层222可包括硅化钛、硅化钴、硅化钌、硅化钨、硅化钼、上述材料的任何组合或其他适合的金属硅化物。在一个实例中，金属硅化物层222在与掺杂的半导体层220相同的处理腔室中形成。在另一实例中，金属硅化物层222在处理系统的不同处理腔室中形成，例如外延沉积腔室。因为掺杂的半导体层220和金属硅化物层222在同一处理系统中形成，所以在这些工艺(例如，操作108和110)之间不破真空。在这些工艺之间不需要预清洁工艺。
任选的覆盖层可形成在金属硅化物层222上。覆盖层可包括电介质。覆盖层可由氮化物或氧化物材料制成，诸如氮化钛、氮化硅、氧化铝、氧化铪、氧化锆、氧化锰、或上述材料的任何组合。在一些实施方式中，通过氮化金属硅化物层222而形成覆盖层，并且覆盖层是金属氮化硅层。氮化工艺可包括将金属硅化物层222暴露于含氮等离子体或含氮的周围环境中，使得氮原子与位于金属硅化物层222的暴露表面上的原子发生化学反应，而形成表面氮化物层(例如，覆盖层)。可使用等离子体源(例如，电感耦合等离子体(ICP)源、电容耦合等离子体(CCP)源、或上述等离子体源的组合)在等离子体腔室中执行氮化工艺。可在可从美国加州Santa Clara的应用材料公司获得的经修改的去耦等离子体氮化(DPN)腔室中或其他适合的腔室中进行氮化工艺。
在操作112，如图2F所示，在介电材料206和金属硅化物层222上形成接触蚀刻停止层(CESL)224。CESL 224例如由介电材料制成，该介电材料诸如氮化硅、氮氧化硅、碳氮化硅或上述材料的组合。
在操作114，如图2F所示，在CESL 224上形成介电材料226。介电材料226可以是层间电介质，并且可以由介电材料制成，该介电材料诸如氧化硅、氮化硅、氮氧化硅、碳化硅或上述材料的组合。
在操作116，如图2G所示，在介电材料226中形成沟槽228，以暴露设置在小面210、212上面的金属硅化物层222的一部分。通过移除设置在源极/漏极区域208的小面210、212上面的介电材料226和CESL 224的一部分，而形成沟槽228，并且暴露金属硅化物层222的一部分。能够通过任何适合的移除工艺形成沟槽228。在一个实例中，通过反应性离子蚀刻(RIE)工艺形成沟槽228。沟槽228可在RIE腔室或其他适合的蚀刻腔室中形成。
在操作118，如图2H所示，在沟槽228中形成导体230以填充沟槽228。导体230由诸如金属的导电材料制成。在一个实例中，导体230包括钴。导体230可通过一或多种沉积工艺形成。例如，通过首先形成种晶层，然后在该种晶层上形成体(bulk)填充物而形成导体230。种晶层和体填充物由相同的材料制成。导体230可通过任何适合的沉积方法形成，该方法例如化学气相沉积(CVD)或物理气相沉积(PVD)。因此，方法100导致形成半导体器件290。
执行操作106、108和110以减少晶体管中的源极/漏极接触的接触电阻。在一些实施方式中，可省略操作108和110的一个或多个操作，同时仍然达成减小的接触电阻。
在能够包括本文描述的一或多个实施方式或与本文描述的一或多个实施方式组合的一个实施方式中，执行操作106，然后执行操作112，而不执行操作108和110。例如，在金属硅化物源极/漏极区域208形成之后，在源极/漏极区域208上形成CESL 224，而在源极/漏极区域208和CESL 224之间不形成掺杂的半导体层220和金属硅化物层222。
图3示出根据一个实施方式的处理系统300的示意性俯视图。处理系统300被配置成执行方法100。能够根据本文提供的教示适当地修改的处理系统的实例包括可购自美国加州Santa Clara的应用材料公司的 或整合处理系统或其他适合的处理系统。应设想到其他处理系统(包括来自其他制造商的处理系统)也可适于受惠于本文所述的方面。
如图所示，处理系统300包括多个处理腔室302、314、316、第一移送腔室304、贯通(pass-through)腔室306、第二移送腔室310、工厂界面(FI)320、匣(pod)330及系统控制器380。多个处理腔室302耦接到第一移送腔室304。第一移送腔室304也耦接到第一对贯通腔室306。第一移送腔室304具有置中设置的移送机器人(未示出)，用于在贯通腔室306和处理腔室302之间移送基板。贯通腔室306耦接到第二移送腔室310，该第二移送腔室310耦接到被配置为执行预清洁工艺的处理腔室314和被配置为执行选择性外延沉积工艺(操作106、108、110)的处理腔室316。第二移送腔室310具有置中设置的移送机器人(未示出)，该移送机器人用于在一组装载锁定(load lock)腔室312和处理腔室314或处理腔室316之间移送基板。工厂界面320通过装载锁定腔室312连接到第二移送腔室310。工厂界面320耦接到位于装载锁定腔室312的相对侧上的一或多个匣330。匣330一般是可进出无尘室的前开式晶片匣(FOUP)。
在操作期间，先将基板移送到处理腔室314，在该处执行预清洁工艺，以从半导体结构的暴露表面移除污染物，诸如碳或氧化物污染物。然后，将基板移送至处理腔室316，在该处执行操作106、108和110。在一些实施方式中，处理腔室314及/或处理腔室316能够与一或多个处理腔室302中的任何一者切换。在一些实施方式中，操作106、108、110在不同的处理腔室302中执行。例如，操作106在第一处理腔室302中执行，操作108在第二处理腔室302中执行，并且操作110在第三处理腔室302中执行。
随后，将基板移送到一或多个处理腔室302，在其中执行操作112至操作118。因为所有操作106、108、110、112、114、116、118都在同一处理系统300内执行，所以在将基板移送到各个腔室时不会破真空，此举减少污染的机会，且提高沉积的外延膜的品质。
系统控制器380耦接到处理系统300，以控制处理系统300或其部件。例如，系统控制器380使用对处理系统300的腔室302、304、306、310、312、314、316、工厂界面320和匣330的直接控制而控制处理系统300的操作。在另一实例中，系统控制器380控制与腔室302、304、306、310、312、314、316、工厂界面320及匣330相关联的各别控制器。在操作中，系统控制器380实现来自各个腔室的数据收集和反馈，以协调处理系统300的效能。
系统控制器380大致上包括中央处理单元(CPU)382、存储器384和支持电路386。CPU 382可以是能在工业设施中使用的任何形式的通用处理器的其中一种。存储器384、非瞬态计算机可读介质或机器可读储存装置可由CPU382存取，并且能够是下述存储器之一或多者：诸如随机存取存储器(RAM)、只读存储器(ROM)、软盘、硬盘、或任何其他形式的本地或远程的数字储存装置。支持电路386耦接到CPU 382，并且能够包括高速缓冲存储器、时钟电路、输入/输出子系统、电源及类似物。系统控制器380被配置成执行储存在存储器384中的方法100。一般能够在CPU 382的控制下通过执行在存储器384(或特定处理腔室的存储器)中储存为例如计算机程序产品或软件程序的计算机指令码来实施本公开内容中揭示的各种实施方式。即，计算机程序产品有形地体现在存储器384(或非瞬态计算机可读介质或机器可读储存装置)上。当CPU 382执行计算机指令码时，CPU 382控制腔室以执行根据各种实施方式的操作。
如上文所述，方法包括：在处理系统中形成源极/漏极区域，在处理系统中于源极/漏极区域上形成掺杂的半导体层，在处理系统中于掺杂的半导体层上形成金属硅化物层，在金属硅化物层上面形成介电材料，在介电材料中形成沟槽以暴露金属硅化物层的一部分，以及以导体填充沟槽。在不破真空的情况下形成源极/漏极区域、掺杂的半导体层和金属硅化物层。半导体器件包括多个层，并且该半导体器件具有减小的接触电阻。处理系统被配置为执行该方法并形成该半导体器件。
本公开内容的实施方式使得能够通过使用整合工艺形成具有减小的接触电阻的源极/漏极接触，所述整合工艺容许在同一处理系统内执行形成源极/漏极接触的各种操作。在一些实施方式中，在形成源极/漏极区域之后，在源极/漏极区域上形成掺杂的半导体层。掺杂的半导体层的掺杂剂浓度高于源极/漏极区域的掺杂剂浓度，并且较高的掺杂剂浓度导致降低的接触电阻。
尽管前述内容是针对本公开内容的实施方式，但是在不脱离本公开内容的基本范围的情况下，可以设计本公开内容的其他和进一步的实施方式，并且本公开内容的范围由随附的权利要求书确定。
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