半导体结构的形成方法
阅读说明：本技术 半导体结构的形成方法 (Method for forming semiconductor structure ) 是由 张海洋 赵振阳 张恩宁 于 2020-05-18 设计创作，主要内容包括：一种半导体结构的形成方法,包括：提供衬底；在衬底上形成堆叠材料结构；在堆叠材料结构内形成若干凹槽,凹槽的底部位于所述第一材料层内,形成初始堆叠结构,初始堆叠结构包括初始第一层、位于初始第一层上的初始第二层以及位于初始第二层上的初始第三层；对初始第三层进行刻蚀,形成若干过渡第三层,若干过渡第三层沿平行于衬底表面的第二方向排列,第二方向与第一方向垂直；形成过渡第三层之后,去除初始堆叠结构在第二方向两侧的部分初始第一层和部分初始第二层,形成堆叠结构,堆叠结构包括第一层、位于第一层上的第二层以及位于第二层上的过渡第三层；形成栅极结构。所述方法形成的半导体结构性能较好。(A method of forming a semiconductor structure, comprising: providing a substrate; forming a stacked material structure on a substrate; forming a plurality of grooves in the stacked material structure, wherein the bottoms of the grooves are positioned in the first material layer to form an initial stacked structure, and the initial stacked structure comprises an initial first layer, an initial second layer positioned on the initial first layer and an initial third layer positioned on the initial second layer; etching the initial third layer to form a plurality of transitional third layers, wherein the transitional third layers are arranged along a second direction parallel to the surface of the substrate, and the second direction is vertical to the first direction; after the transitional third layer is formed, removing part of the initial first layer and part of the initial second layer on two sides of the initial stacking structure in the second direction to form a stacking structure, wherein the stacking structure comprises the first layer, the second layer located on the first layer and the transitional third layer located on the second layer; and forming a gate structure. The semiconductor structure formed by the method has better performance.)
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
背景技术
在半导体领域中，垂直场效应晶体管(Vertical field-effect transistor，简称VFET)的应用十分广泛。
垂直晶体管可以提供比基于先前晶体管的设计更小的布局面积，增加了器件的封装密度。垂直场效应晶体管包括垂直于衬底表面的沟道，而不是沿着衬底表面的平面设置，因此栅极长度不由横向线宽而是由该层的垂直厚度来限定，从而垂直晶体管允许极大地减小栅极长度，同时有效改善与平面器件相关联的短沟道效应。
垂直晶体管具有多种结构，现提出一种新的形成垂直晶体管的方法。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以形成半导体结构。
为解决上述技术问题，本发明技术方案提供一种半导体结构的形成方法，包括：提供衬底；在衬底上形成堆叠材料结构，所述堆叠材料结构包括第一材料层，位于第一材料层上的第二材料层，以及位于第二材料层上的第三材料层；在堆叠材料结构内形成若干凹槽，所述凹槽的底部位于所述第一材料层内，所述若干凹槽沿平行于衬底表面的第一方向排列，形成初始堆叠结构，所述初始堆叠结构包括初始第一层、位于初始第一层上的初始第二层以及位于初始第二层上的初始第三层；对所述初始第三层进行刻蚀，形成若干过渡第三层，所述若干过渡第三层沿平行于衬底表面的第二方向排列，所述第二方向与所述第一方向垂直；形成过渡第三层之后，去除所述初始堆叠结构在第二方向两侧的部分初始第一层和部分初始第二层，形成堆叠结构，所述堆叠结构包括第一层、位于第一层上的第二层以及位于第二层上的过渡第三层；形成栅极结构。
可选的，所述第一层包括第一部分和位于第一部分上的第二部分，所述第一部分在衬底上具有第一投影，所述第二部分在衬底上具有第二投影，所述第一投影的面积大于所述第二投影的面积，且所述第二投影位于所述第一投影的范围内。
可选的，形成初始堆叠结构之后，形成过渡第三层之前，还包括：在所述凹槽内形成隔离结构，所述隔离结构暴露出所述初始第三层侧壁表面，且所述隔离结构的顶部表面低于或齐平于所述初始第三层底部平面。
可选的，所述栅极结构的形成方法包括：在所述隔离结构暴露出的堆叠结构表面形成栅极结构。
可选的，所述过渡第三层的形成方法包括：在隔离结构上形成第一衬垫层，所述第一衬垫层位于所述初始第三层的顶部表面和侧壁表面；在第一衬垫层上形成第二掩膜层，所述第二掩膜层的图形沿第二方向排列；以所述第二掩膜层为掩膜，刻蚀所述初始第三层，直至暴露出所述初始第二层表面，形成所述过渡第三层；形成过渡第三层之后，去除所述第二掩膜层和第一衬垫层。
可选的，所述隔离结构的形成方法包括：在初始堆叠结构上形成隔离材料层；平坦化所述隔离材料层，直至暴露出所述初始堆叠结构顶部表面，形成初始隔离层；回刻蚀所述初始隔离层，直至完全暴露出所述初始第三层，形成过渡隔离结构；去除所述初始第一层和初始第二层在第二方向侧壁上的过渡隔离结构，形成所述隔离结构。
可选的，所述隔离结构的材料包括介电材料，所述介电材料包括氧化硅。
可选的，所述栅极结构包括位于第二层表面的栅介质层和位于栅介质层上的栅极层。
可选的，还包括：层间介质层，所述层间介质层位于所述第二层与栅介质层之间；功函数层，所述功函数层位于栅介质层和栅极层之间。
可选的，形成堆叠结构之后，还包括：对所述过渡第三层沿侧壁垂直方向进行减薄。
可选的，对所述过渡第三层进行减薄的方法包括：对所述过渡第三层表面进行氧化处理形成氧化层；去除所述氧化层。
可选的，所述初始堆叠结构的形成方法包括：在堆叠材料结构上形成第一掩膜层，所述第一掩膜层的图形沿第一方向排列；以所述第一掩膜层为掩膜，刻蚀所述第三材料层、第二材料层和部分第一材料层，在衬底上形成所述初始堆叠结构。
可选的，去除部分初始堆叠结构在第二方向两侧的初始第一层和初始第二层的方法包括：在所述初始第二层上形成第二衬垫层，所述第二衬垫层位于所述过渡第三层的顶部表面和侧壁表面；在所述第二衬垫层上形成第三掩膜层，所述第三掩膜层暴露出部分初始第二层在第二方向上的两侧的顶部表面，且所述第三掩膜层在所述初始第二层的范围内；以所述第三掩膜层为掩膜，刻蚀所述第二衬垫层、初始第二层和初始第一层，形成所述堆叠结构；形成堆叠结构之后，去除所述第二衬垫层和第三掩膜层。
可选的，所述第一层的材料包括半导体材料，所述半导体材料包括硅或硅锗；所述第二层的材料包括半导体材料，所述半导体材料包括硅或硅锗；所述过渡第三层的材料包括半导体材料，所述半导体材料包括硅或硅锗。
可选的，所述第一层内具有第一离子，所述第一离子包括N型离子或P型离子；所述第二层内具有第二离子，所述第二离子包括N型离子或P型离子；所述N型离子包括磷离子或砷离子；所述P型离子包括硼离子或硼氟离子。
可选的，所述第一离子的离子类型和第二离子的离子类型相反。
可选的，若干所述凹槽沿平行于衬底表面的第二方向贯穿所述初始堆叠结构，所述第二方向与所述第一方向垂直。
可选的，所述第一部分的厚度范围为10nm～100nm；所述第二部分的厚度范围为10nm～100nm；所述第二层的厚度范围为10nm～100nm。
可选的，所述凹槽在第一方向上的宽度范围为20nm～100nm。
可选的，所述第三层在第一方向上的尺寸为5nm～50nm；所述第三层在第二方向上的尺寸为5nm～50nm。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提出一种半导体结构的形成方法，以形成一种半导体结构，所述半导体结构具有较强的沟道控制能力以及较高的集成度，能够应用于先进半导体技术中。
附图说明
图1和图2是一实施例中半导体结构的剖面结构示意图；
图3至图16是本发明实施例中半导体结构形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，垂直晶体管具有多种结构，现结合其中一种结构进行分析说明。
图1和图2是一实施例中半导体结构的剖面结构示意图。
请参考图1和图2，图1为图2沿剖面线BB’方向的剖面结构示意图，图2为图1沿剖面线AA’方向的剖面结构示意图，包括：衬底100；位于衬底100上的堆叠结构，所述堆叠结构包括第一层101，位于第一层101上的第二层102以及位于第二层102上的若干第三层103；所述第一层101包括第一部分(未标示)和位于第一部分上的第二部分(未标示)，所述第一部分在衬底100上具有第一投影，所述第二部分在衬底上具有第二投影，所述第一投影的面积大于所述第二投影的面积，且所述第二投影位于所述第一投影的范围内；所述第二层102位于所述第一层101的第二部分上；若干所述第三层103沿沿平行于衬底100表面的第一方向排列；位于堆叠结构内的若干凹槽(未图示)，所述凹槽的底部位于所述第一层101内，若干所述凹槽沿平行于衬底表面的第二方向排列，所述第二方向与所述第一方向垂直，且若干所述凹槽沿平行于衬底表面的第一方向贯穿所述堆叠结构；位于凹槽内的隔离结构104,所述隔离结构104暴露出所述第三层103侧壁表面，且所述隔离结构104的顶部表面低于或齐平于所述第三层103底部平面；位于所述隔离结构暴露出的堆叠结构表面的栅极结构105。
所述半导体结构具有较强的沟道控制能力以及较高的集成度，能够应用于先进半导体技术中。
本发明技术方案提供一种形成上述半导体结构的方法，使得所述半导体结构得以实现。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图16是本发明实施例中半导体结构形成过程的剖面结构示意图。
请参考图3，提供衬底200。
在本实施例中，所述衬底200的材料为硅。
在其它实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
请参考图4，在衬底200上形成堆叠材料结构，所述堆叠材料结构包括第一材料层201，位于第一材料层201上的第二材料层202，以及位于第二材料层202上的第三材料层203。
所述第一材料层201为后续形成的第一层提供材料层，所述第二材料层202为后续形成的第二层提供材料层，所述第三材料层203为后续形成的第三层提供材料层。
所述第一材料层201的材料包括半导体材料，所述半导体材料包括硅或硅锗；所述第二材料层202的材料包括半导体材料，所述半导体材料包括硅或硅锗；所述第三材料层203的材料包括半导体材料，所述半导体材料包括硅或硅锗。
所述第一材料层201内具有第一离子，所述第一离子包括N型离子或P型离子；所述第二材料层202内具有第二离子，所述第二离子包括N型离子或P型离子；所述N型离子包括磷离子或砷离子；所述P型离子包括硼离子或硼氟离子。
在本实施例中，所述第一离子的离子类型和第二离子的离子类型相反。
所述第一离子的离子类型和第二离子的离子类型相反，从而后续形成的半导体结构中，所述第一层和第二层形成PN结，使得所形成的半导体结构的电路能够导通。
请参考图5和图6，图6为图5沿剖面线CC’方向的剖面结构示意图，图5为图6沿剖面线DD’方向的剖面结构示意图，在堆叠材料结构内形成若干凹槽209，所述凹槽209的底部位于所述第一材料层201内，若干所述凹槽209沿平行于衬底表面的第一方向X排列，形成初始堆叠结构，所述初始堆叠结构包括初始第一层、位于初始第一层上的初始第二层207以及位于初始第二层207上的初始第三层208。
若干所述凹槽209沿平行于衬底表面的第二方向Y贯穿所述初始堆叠结构，所述第二方向Y与所述第一方向X垂直。
所述凹槽209在第一方向X上的宽度范围为20nm～100nm。
所述初始第一层包括初始第一部分205和位于初始第一部分205上的初始第二部分206，所述初始第一部分205在衬底200上具有第一投影，所述初始第二部分206在衬底200上具有第二投影，所述第一投影的面积大于所述第二投影的面积，且所述第二投影位于所述第一投影的范围内。
所述初始堆叠结构的形成方法包括：在堆叠材料结构上形成第一掩膜层204，所述第一掩膜层204的图形沿第一方向X排列；以所述第一掩膜层204为掩膜，刻蚀所述第三材料层203、第二材料层202和部分第一材料层201，在衬底200上形成所述初始堆叠结构。
所述第一掩膜层204的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。刻蚀所述第三材料层203、第二材料层202和部分第一材料层201的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
在本实施例中，所述第一掩膜层204的材料包括氮化硅；刻蚀所述第三材料层203、第二材料层202和部分第一材料层201的工艺包括干法刻蚀工艺。
所述第一掩膜层204也能对形成的初始第三层208顶部表面起到保护作用。
所述初始第一部分205的厚度范围为10nm～100nm。
所述初始第二部分206的厚度范围为10nm～100nm。
请参考图7，图7为在图6基础上的结构示意图，在所述凹槽209内形成隔离结构210，所述隔离结构210暴露出所述初始第三层208侧壁表面，且所述隔离结构210的顶部表面低于或齐平于所述初始第三层208底部平面。
所述隔离结构210用于保护所述初始第一层和初始第二层207，使得在后续形成第三层的过程中，所述初始第一层和初始第二层207不受损伤。
所述隔离结构210的形成方法包括：在初始堆叠结构上形成隔离材料层(未图示)；平坦化所述隔离材料层，直至暴露出所述初始堆叠结构顶部表面，形成初始隔离层(未图示)；回刻蚀所述初始隔离层，直至完全暴露出所述初始第三层208，形成过渡隔离结构(未图示)；去除所述初始第一层和初始第二层207在第二方向Y侧壁上的过渡隔离结构，形成所述隔离结构210。
所述隔离结构210的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。在本实施例中，所述隔离结构210的材料包括氧化硅。
接下来，对所述初始第三层208进行刻蚀，在初始第二层207上形成若干过渡第三层213，若干所述过渡第三层213沿平行于衬底200表面的第二方向Y排列，所述第二方向Y与所述第一方向X垂直。所述过渡第三层213的形成过程请参考图8至图10。
请参考图8和图9，图9为图8沿剖面线EE’方向的剖面结构示意图，图8为图9沿剖面线FF’方向的剖面结构示意图，在隔离结构210上形成第一衬垫层211，所述第一衬垫层211位于所述初始第三层208的顶部表面和侧壁表面；在第一衬垫层211上形成第二掩膜层212，所述第二掩膜层212的图形沿第二方向Y排列。
所述第一衬垫层211为所述第二掩膜层212提供结构支持。
所述第一衬垫层211的材料包括有机材料或无机材料，所述有机材料包括无定形碳，所述无机材料包括无定形硅。
在本实施例中，所述第一衬垫层211的材料包括无定形碳；所述第二掩膜层212的材料包括光刻胶。
请参考图10，图10为在图8基础上的结构示意图，以所述第二掩膜层212为掩膜，刻蚀所述初始第三层208，直至暴露出所述初始第二层207表面，形成所述过渡第三层213。
刻蚀所述初始第三层208的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
在本实施例中，刻蚀所述初始第三层208的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好的过渡第三层213。
请继续参考图10，形成过渡第三层213之后，去除所述第二掩膜层212和第一衬垫层211。
在本实施例中，去除所述第二掩膜层212的工艺包括灰化工艺；去除所述第一衬垫层211的工艺包括干法刻蚀工艺。
形成过渡第三层213之后，去除所述初始堆叠结构在第二方向Y两侧的部分初始第一层和部分初始第二层207，形成堆叠结构，所述堆叠结构包括第一层、位于第一层上的第二层307以及位于第二层307上的过渡第三层213。所述堆叠结构的形成过程请参考图11至图14。
请参考图11和图12，图12为图11沿剖面线GG’方向的剖面结构示意图，图11为图12沿剖面线HH’方向的剖面结构示意图，在所述初始第二层207上和隔离结构210上形成第二衬垫层214，所述第二衬垫层214位于所述过渡第三层213的顶部表面和侧壁表面；在所述第二衬垫层214上形成第三掩膜层215，所述第三掩膜层215暴露出部分初始第二层207在第二方向Y上的两侧的顶部表面，且所述第三掩膜层215在所述初始第二层207的范围内。
所述第二衬垫层214为所述第三掩膜层215提供结构支持。
所述第二衬垫层214的材料包括有机材料或无机材料，所述有机材料包括无定形碳，所述无机材料包括无定形硅。
在本实施例中，所述第二衬垫层214的材料包括无定形碳；所述第三掩膜层215的材料包括光刻胶。
请参考图13和图14，图14为图13沿剖面线II’方向的剖面结构示意图，图13为图14沿剖面线JJ’方向的剖面结构示意图，以所述第三掩膜层215为掩膜，刻蚀所述第二衬垫层214、初始第二层207和初始第一层，使所述初始第二层207形成第二层307，所述初始第一部分205形成为第一部分305，使所述初始第二部分206形成为第二部分306，形成所述堆叠结构，所述堆叠结构包括第一层、位于第一层上的第二层307以及位于第二层307上的过渡第三层213。
所述第一层包括第一部分305和位于第一部分305上的第二部分306。
所述第一层包括第一部分305和位于第一部分305上的第二部分306，所述第一部分305在衬底200上具有第一投影，所述第二部分306在衬底200上具有第二投影，所述第一投影的面积大于所述第二投影的面积，且所述第二投影位于所述第一投影的范围内。
所述第一投影的面积大于所述第二投影的面积，且所述第二投影位于所述第一投影的范围内，使得后续形成与第一层电连接的导电结构时，所述导电结构易于与所述第二部分306相连接，使得所述导电结构的形成工艺简单。
在本实施例中，所述第二层307的厚度范围为10nm～100nm。
形成堆叠结构之后，去除所述第二衬垫层214和第三掩膜层215。
在本实施例中，去除所述第三掩膜层215的工艺包括灰化工艺；去除所述第二衬垫层214的工艺包括干法刻蚀工艺。
请继续参考图13和图14，形成堆叠结构之后，还包括：对所述过渡第三层213沿侧壁垂直方向进行减薄，形成第三层313。
对所述过渡第三层213进行减薄的方法包括：对所述过渡第三层213表面进行氧化处理形成氧化层(未图示)；去除所述氧化层。
去除所述氧化层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
对所述过渡第三层213进行减薄，能够使得所述过渡第三层213的尺寸能够进一步缩小，从而能够弥补受光刻技术的限制，在形成过渡第三层213时，所述过渡第三层213的尺寸无法做到很小的情况。
在本实施例中，在第一方向X上，所述第三层313的尺寸范围为5nm～50nm。在第二方向Y上，所述第三层313的尺寸范围为5nm～50nm。
在其它实施例中，能够不对所述过渡第三层进行减薄。
请参考图15和图16，图16为图15沿剖面线KK’方向的剖面结构示意图，图15为图16沿剖面线LL’方向的剖面结构示意图，在第二层307表面形成栅极结构310。
所述栅极结构310的形成方法包括：在所述隔离结构210暴露出的堆叠结构表面形成所述栅极结构310。
所述栅极结构310包括位于第二层307表面的栅介质层(未图示)和位于栅介质层上的栅极层(未图示)。
在本实施例中，还包括：层间介质层(未图示)，所述层间介质层位于所述第二层与栅介质层之间；功函数层(未图示)，所述功函数层位于栅介质层和栅极层之间。
所述栅介质层的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9，所述高介电常数的材料包括氧化铝或氧化铪；所述栅极层的材料包括金属，所述金属包括钨；所述功函数层的材料包括N型功函数材料或P型功函数材料，所述N型功函数材料包括钛铝，所述P型功函数材料包括氮化钛或氮化钽；所述层间介质层的材料包括低介电常数材料，所述低介电常数材料的介电常数小于或等于3.9，所述低介电常数的材料包括氧化硅。
所述方法形成的半导体结构，具有较强的沟道控制能力以及较高的集成度，能够应用于先进半导体技术中。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
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