具体实施方式

以下公开内容提供了许多不同的实施例或实例，以用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然这些仅是实例并不旨在限定。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。空间关系术语旨在包括除了在图中所描述的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。更进一步，当用“约”、“近似”等描述数字或数字范围时，除非另有说明，否则鉴于本文公开的具体技术，根据本领域技术人员的知识，该词语涵盖在所述数字的特定变化(诸如+/-10％或其他变化)内的数字。例如，词语“约5nm”可以涵盖从4.5nm至5.5nm、从4.0nm至5.0nm等的尺寸范围。

本公开总体上涉及半导体器件及其形成方法。更具体地，本公开涉及形成用于p型晶体管(诸如p型FinFET)或p型GAA(全环栅)器件(诸如GAA纳米线或GAA纳米片器件)的源极/漏极(S/D)部件。本公开的目的是通过在S/D部件的上部(或外部)向S/D部件提供重p型掺杂(或p掺杂)来减小S/D接触电阻。例如，S/D部件可以包括掺杂有硼(B)的硅锗。在实施例中，S/D部件设置有在不同条件下外延生长的多层(或子层)，其中随着S/D部件的厚度增加，p掺杂通常逐渐增加。例如，除了在S/D部件的顶部之外，可以在S/D部件的拐角处(诸如沿着SiGe(110)平面)提供具有最高p掺杂的子层。具有最高p掺杂的子层足够厚，使得在接触孔蚀刻工艺完成之后仍保留这种子层的足够部分。这种子层的剩余部分有助于减小串联电阻和S/D接触电阻。将参考图1A-图14进一步讨论本公开的这些和其他方面。

图1A部分地示出根据本公开的实施例的处于制造阶段的半导体器件100的立体图。提供半导体器件100(或器件100)是出于说明的目的，并且不一定将本公开的实施例限制为任何数量的器件、任何数量的区域或者结构或区域的任何配置。此外，器件100可为在IC的加工期间制造的中间器件或结构或其部分，其可包括静态随机存取存储器(SRAM)和/或逻辑电路、诸如电阻器、电容器和电感器的无源组件以及诸如p-型场效应晶体管(PFET)、n-型FET(NFET)、多栅极FET(诸如FinFET)、GAA器件、金属-氧化物半导体场效应晶体管(MOSFET)、互补金属-氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储器单元的有源组件及其组合。

器件100包括衬底102和形成在其中或其上的各种部件。器件100还包括由隔离结构105分离的一个或多个半导体鳍103。器件100还包括与鳍103的沟道区域相邻的栅极堆叠件(或栅极结构)106以及位于鳍103上方和栅极堆叠件106的两侧上的S/D部件104。器件100还包括位于栅极堆叠件106的侧壁上的栅极间隔件108、位于鳍103的侧壁上的鳍侧壁间隔件107。器件100还包括一个或多个介电层，诸如位于栅极间隔件108和S/D部件104上方的接触蚀刻停止层(CESL)110以及位于CESL 110上方并填充相邻栅极间隔件108之间的间隙的介电层(或层间介电层或ILD)112。在图1A中，CESL 110和ILD 112被共同示为虚线框。器件100可以包括图1A中未示出的其他部件。下面进一步描述器件100的各种部件(或组件)。

在本实施例中，衬底102是硅(Si)衬底。在替代实施例中，衬底102包括诸如锗(Ge)的其他元素半导体；诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)的化合物半导体；或诸如碳化硅锗(SiGeC)、磷化镓砷(GaAsP)以及磷化镓铟(GaInP)的合金半导体。在实施例中，衬底102可以包括绝缘体上硅(SOI)衬底，被应变和/或应力化以提高性能，包括外延区域、掺杂区域和/或包括其他合适的部件和层。

鳍103包括一层或多层半导体材料，诸如硅或硅锗。在一些实施例中，鳍103包括彼此交替堆叠的多个半导体材料层，例如，具有交替堆叠的多个硅层和多个硅锗层。在本实施例中，如图1A和图1B所示，每个鳍103包括位于衬底102上方的基部103a和位于基部103a上方的上部103b。在实施例中，基部103a直接连接到衬底102，而上部103b直接连接到基部103a。在实施例中，基部103a包括与衬底102相同的材料，并且上部103b包括与基部103a不同的材料。例如，基部103a包括硅，而上部103b包括硅锗。在实施例中，上部103b的底表面与隔离结构105的上表面大致齐平。S/D部件104设置在上部103b上。鳍103可以通过任何合适的方法来图案化。例如，可以使用一种或多种光刻工艺来图案化鳍103，包括双图案化或多图案化工艺。通常，双图案化或多图案化工艺将光刻和自对准工艺组合，从而允许创建具有例如间距小于使用单一、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或心轴作为掩蔽元件来图案化鳍103。例如，掩蔽元件可以用于将凹槽蚀刻到衬底102上方或中的半导体层中，将鳍103留在衬底102上。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)、和/或其他合适的工艺。例如，干蚀刻工艺可以实施含氧气体、含氟气体(例如，CF₄、SF₆、CH₂F₂、CHF₃和/或C₂F₆)、含氯气体(例如，Cl₂、CHCl₃、CCl₄和/或BCl₃)、含溴气体(例如，HBr和/或CHBr₃)、含碘气体、其他合适的气体和/或等离子体和/或它们的组合。例如，湿蚀刻工艺可包括在以下蚀刻剂中的蚀刻：稀释的氢氟酸(DHF)；氢氧化钾(KOH)溶液；氨水；包含氢氟酸(HF)、硝酸(HNO₃)和/或醋酸(CH₃COOH)的溶液；或其他适当的湿蚀刻剂。用于形成鳍103的方法的许多其他实施例可能是合适的。

S/D部件104可以包括例如用于施加适当应力并增强器件100的性能的外延半导体材料。在本实施例中，S/D部件104包括外延生长的硅锗(SiGe)合金，其掺杂有一种或多种p型掺杂剂，诸如硼(B)或铟(In)。在实施例中，相邻的S/D部件104可以彼此分离，或者在替代实施例中，可以合并为更大的S/D部件。在一种实施方式中，通过将凹槽蚀刻到鳍103中并外延生长掺杂有一种或多种p型掺杂剂(诸如硼和/或铟)的SiGe合金来形成S/D部件104。此外，每个S/D部件104可以包括具有不同的p型掺杂剂浓度和/或不同的Ge原子百分比(Ge％)的SiGe合金的多层。每个S/D部件104可以具有任何合适的形状，诸如多面形状。S/D部件104的更多细节将在本公开的稍后部分中参考图1B、图1C、图1D-1和图1D-2进一步描述。

隔离结构105可以包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、氟化物掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料。在实施例中，通过在衬底102中或上方蚀刻沟槽(例如，作为形成鳍103的工艺的一部分)、用绝缘材料填充沟槽并执行化学机械平坦化(CMP)工艺和/或对绝缘材料进行回蚀刻工艺，从而保留剩余的绝缘材料作为隔离结构105，来形成隔离结构105。其他类型的隔离结构也可以适用，诸如场氧化物和硅的LOCal氧化(LOCOS)。隔离结构105可以包括多层结构，例如，具有位于衬底102和鳍103的表面上的一个或多个衬层以及位于一个或多个衬层上方的主隔离层。

每个栅极堆叠件106都包括多层结构。例如，参考图1C，每个栅极堆叠件106可以包括介电界面层(未示出)、位于介电界面层上方的栅极介电层106A(诸如具有SiO₂)以及位于栅极介电层106A上方的栅电极层106B。在实施例中，每个栅极堆叠件106都包括所谓的“高k金属栅极”，其可以包括高k栅极介电层106A、位于高k栅极介电层上方的功函数层(栅电极层106B的一部分)以及位于功函数层上方的金属层(栅电极层106B的另一部分)。栅极堆叠件106可以包括诸如覆盖层和阻挡层的附加层。在各种实施例中，介电界面层可以包括诸如氧化硅(SiO₂)或氮氧化硅(SiON)的介电材料并且可以通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)和/或其他合适的方法形成。高k栅极介电层可以包括氧化铪(HfO₂)、氧化锆(ZrO₂)、氧化镧(La₂O₃)、氧化钛(TiO₂)、氧化钇(Y₂O₃)、钛酸锶(SrTiO₃)、其他合适的金属氧化物或其组合；并且可以通过ALD和/或其他合适的方法形成。功函数层可以包括选自但不限于氮化铝钛(TiAlN)、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、钨(W)、铂(Pt)、铝(Al)或其组合的组的金属；并且可以通过CVD、PVD和/或其他合适的工艺沉积。栅电极层可以包括多晶硅或诸如铝(Al)、钨(W)、钴(Co)、铜(Cu)和/或其他合适的材料的金属；并且可以使用镀敷、CVD、PVD或其他合适的工艺来沉积。栅极堆叠件106可以通过任何合适的工艺形成，包括先栅极工艺和后栅极工艺。在先栅极工艺中，在形成S/D部件104之前，沉积并图案化各种材料层以成为栅极堆叠件106。在后栅极工艺(也称为栅极替换工艺)中，首先形成牺牲(或临时)栅极结构。然后，在形成S/D部件104之后，去除牺牲栅极结构，并用栅极堆叠件106代替。

鳍侧壁间隔件107和栅极间隔件108中的每一个可以是单层或多层结构。在一些实施例中，间隔件107和108中的每一个包括介电材料，诸如氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON)、其他介电材料或其组合。在示例中，通过在包括栅极堆叠件106和鳍103的器件100上方沉积第一介电层(例如，具有基本上均匀的厚度的SiO₂层)作为衬层、在第一介电层上方沉积第二介电层(例如，Si₃N₄层)作为主要D形间隔件、然后各向异性蚀刻以去除部分介电层以形成间隔件107和108，来形成间隔件107和108。附加地，可以在生长S/D部件104之前，在形成在鳍103中的凹槽的蚀刻工艺期间，部分地去除鳍侧壁间隔件107。在一些实施例中，可以通过这种刻蚀工艺完全去除鳍侧壁间隔件107。

CESL 110可以包括氮化硅(Si₃N₄)、氮氧化硅(SiON)、具有氧(O)或碳(C)元素的氮化硅和/或其他材料。CESL 110可以通过等离子体增强CVD(PECVD)工艺和/或其他合适的沉积或氧化工艺形成。CESL 110覆盖S/D部件104的外表面、栅极间隔件108的侧壁和隔离结构105的顶表面。ILD 112可以包括诸如原硅酸四乙酯(TEOS)形成的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、掺氟的硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺硼的硅玻璃(BSG))的材料和/或其他合适的介电材料。可以通过PECVD工艺、可流动CVD(FCVD)工艺或其他合适的沉积技术来沉积介电层112。在实施例中，CESL 110作为共形层沉积在衬底102上方，覆盖其上的各种结构，并且介电层112沉积在CESL 110上方，以填充栅极堆叠件106之间的沟槽。

图1B部分地示出根据实施例的沿着图1A的A-A线的在S/D区域中的半导体器件100的截面图。参考图1B，在本实施例中，S/D部件104包括多层(或子层)，其包括层D1、D2-1、D2-2、D2-3和D3。层D1设置在半导体鳍103上方。在实施例中，层D1直接设置在半导体鳍103上。层D1的横向宽度(沿“X”方向)与半导体鳍103的横向宽度大致相同。层D2-1设置在层D1上方，并且横向(沿“X”方向)延伸得比半导体鳍103和层D1宽。在实施例中，层D2-1直接设置在层D1上。层D2-2设置在层D2-1上方。在实施例中，层D2-2从层D2-1的外表面外延生长。在图1B所示的实施例中，层D2-3设置在S/D部件104的拐角部分处，其中S/D部件104沿“X”方向具有最大的横向尺寸。在实施例中，层D2-3设置在由SiGe(111)平面形成的拐角部分处，并且沿着SiGe[110]方向延伸。层D3设置在层D2-2和D2-3两者上方。在本实施例中，层D1、D2-1、D2-2、D2-3和D3中的每一个都包括掺杂有p型掺杂剂的硅锗。在实施例中，p型掺杂剂包括硼(B)。此外，层D2-3具有比层D1、D2-1和D2-2中的每一个更高的p型掺杂剂(诸如B)的掺杂浓度。在实施例中，层D2-3和D3可以具有大约相同的p型掺杂剂的掺杂浓度。

图1C部分地示出根据实施例的沿着图1A的B-B线的半导体器件100的截面图。参考图1C，在该截面图中，层D1、D2-1和D2-2在被蚀刻到半导体鳍103中的S/D沟槽内并且停留在半导体鳍103的顶表面处或下方。此外，层D2-2部分在S/D沟槽内。换句话说，层D2-2的一部分在半导体鳍103的顶表面下方延伸，而层D2-2的一部分在半导体鳍103的顶表面上方延伸。此外，层D3在半导体鳍103的顶表面之上。

图1D-1和图1D-2示出两个曲线图，根据实施例分别示出S/D部件104的各个层中的锗的原子百分比(Ge％)和p型掺杂剂(诸如硼)的掺杂浓度。沿着图1C的C-C箭头所指的方向绘制曲线图。共同参考图1B、图1C、图1D-1和图1D-2进行以下讨论。

在本实施例中，半导体鳍103的上部103b包括未掺杂的硅锗(SiGe)。然而，半导体鳍103的与S/D部件104相邻的部分(例如，图1C中的半导体鳍103的在间隔件108正下方的部分)可能被从S/D部件104扩散的掺杂剂无意地掺杂。在实施例中，半导体鳍103的上部103b中的Ge原子百分比(Ge％)为约15at.％到约30at.％。

在实施例中，层D1包括直接位于半导体鳍103的上部103b上的硅(Si)种子层、位于Si种子层上的SiGe种子层以及位于SiGe种子层上的p型掺杂的(诸如B掺杂的)SiGe层。在实施例中，层D1具有沿着“X”方向在约3nm至约10nm的范围内的厚度和沿着“Z”方向在约10nm至约30nm的范围内的高度。控制层D1的高度，使得其不延伸到半导体鳍103的顶表面之上。层D1的SiGe种子层和掺杂的SiGe层中的Ge％为约15at.％到约30at.％。层D1的SiGe种子层和掺杂的SiGe层中的Ge％与半导体鳍103的上部103b中的Ge％大约相同。在实施例中，层D1的B掺杂的SiGe层中的B的浓度为约5E19atom/cm3至约5E20atom/cm3。层D1中的三层结构有助于减少在层D1上生长的SiGe合金中的缺陷，并有助于减少晶体管中的短沟道效应。

在实施例中，层D2-1包括在不同工艺条件下生长的两个子层P1和P2。层D2-1中的Ge％通常随着层D2-1的厚度增加而逐渐增加。在实施例中，层D2-1中的Ge％从约25at.％逐渐增加至约65at.％。层D2-1中的梯度Ge％有助于减少由于Si和Ge晶格结构的差异而导致的SiGe合金中的缺陷。在本实施例中，层D2-1是S/D部件104中最厚的层。换句话说，层D2-1比层D1、D2-2、D2-3和D3中的任何一个都厚。因此，减少层D2-1中的缺陷改善了S/D部件104的总体晶体质量。此外，层D2-1中的掺杂浓度比层D1中的掺杂浓度增加。特别地，子层P1中的掺杂浓度逐渐增加，并且子层P2中的掺杂浓度逐渐减小。在实施例中，子层P1中的B掺杂浓度从约5E20atom/cm3逐渐增加到约1E21atom/cm3。在实施例中，子层P2中的B掺杂浓度从约1E21atom/cm3逐渐减小到约8E20atom/cm3。在各个实施例中，子层P2的最外部仍然具有比子层P1的最内部更高的掺杂浓度。通过提供在不同工艺条件下生长的两个子层P1和P2，Ge％和掺杂浓度均达到期望的水平，使得子层P2的最外部适合于D2-2层的生长。例如，Ge％可以在层D1、D2-1、D2-2、D2-3和D3中的层D2-1的最外部达到峰值，而在层D2-1的最外部处的掺杂浓度保持在相对较低的水平。层D2-1可以沿着“X”方向具有在约20nm至约60nm的范围内的厚度(在其最宽部分)(见图1B)。在一些实施例中，层D2-1的厚度是层D1的厚度的约4至6倍。换句话说，层D2-1沿着“X”方向基本上延伸超过层D1。在一些实施例中，子层P1的厚度小于或等于子层P2的厚度。

在实施例中，层D2-2在其整个厚度上具有基本恒定的Ge％。例如，层D2-2中的Ge％可以在约45at.％至约65at.％的范围内。层D2-2有时称为标记层，因为其Ge％基本恒定，而下面的层(即，层D2-1)和上面的层(即，层D2-3)均具有梯度Ge％。因此，层D2-2标记外延生长过工艺的变化。在实施例中，层D2-2中的Ge％可以比层D2-1中的峰值Ge％稍低，例如，低约1at.％至约5at.％。此外，层D2-2在其整个厚度上具有梯度掺杂浓度，随着层D2-2的厚度增加，掺杂浓度逐渐增加。层D2-2中的掺杂浓度梯度(即，掺杂浓度增加的速率)高于其他层。在实施例中，随着层D2-2的厚度增加，B掺杂浓度从约1E21atom/cm3逐渐增加到约2E21atom/cm3。层D2-2中的掺杂浓度高于层D2-1(子层P1和P2两者)中的掺杂浓度。层D2-2的厚度小于层D2-1的厚度。例如，层D2-2的厚度可以是层D2-1的厚度的约0.2至约0.4。在实施例中，层D2-2的厚度在约5nm至约15nm的范围内。

在实施例中，层D2-3在其整个厚度上具有梯度Ge％，其中Ge％随着层D2-3的厚度从其起始位置离开层D2-2而逐渐减小。例如，在实施例中，层D2-3中的Ge％可以从约65at.逐渐减小至约40at.％。如将参考图1E讨论的，器件100还包括设置在层D2-3上的硅化物部件128和接触件130。在层D2-3中具有相对较低的Ge％有助于减少潜在的Ge挤出和附聚，从而降低薄层电阻和接触电阻。层D2-3中的掺杂浓度首先从层D2-2中的掺杂浓度开始增加，然后保持基本恒定。例如，层D2-3的内部中的B掺杂浓度可以从约1E21atom/cm3逐渐增加到约3E21atom/cm3，并且层D2-3的外部中的B掺杂浓度可以基本恒定且在从约2.6E21atom/cm3至约3E21atom/cm3的范围内。层D2-3中的掺杂浓度高于层D1、D2-1和D2-2中的任何一个。因此，S/D部件104中的掺杂浓度从其初始层D1(其具有相对较低的掺杂浓度)逐渐增加到层D2-3。层D2-3中的高掺杂浓度提供减小的串联电阻和减小的接触电阻。层D2-3的厚度大于层D2-2的厚度。例如，层D2-3的厚度可以是层D2-2的厚度的约2倍至约6倍。在实施例中，层D2-3的厚度在约10nm至约30nm的范围内。

在实施例中，层D3在其整个厚度上具有基本恒定的Ge％，Ge％小于或等于层D2-3的Ge％。例如，在实施例中，层D3中的Ge％可以在约40at.％至约60at.％的范围内。在另一实施例中，层D3在其整个厚度上具有梯度Ge％，其中Ge％随着层D3的厚度从其起始位置离开层D2-2和D2-3而逐渐减小。如将参考图1E讨论的，器件100还包括设置在层D3上的硅化物部件128和接触件130。在层D3中具有相对较低的Ge％有助于减少潜在的Ge挤出和附聚，从而降低薄层电阻和接触电阻。在实施例中，层D3中的掺杂浓度可以比层D2-3中的掺杂浓度稍低，然后保持基本恒定。在另一实施例中，层D3中的掺杂浓度与层D2-3中的掺杂浓度大约相同。层D3中的掺杂浓度高于层D1、D2-1和D2-2中的任何一个。在实施例中，层D3中的B掺杂浓度基本恒定，并且在约1E21atom/cm3至约2E21atom/cm3的范围内。层D3中的高掺杂浓度提供减小的串联电阻和减小的接触电阻。在实施例中，层D3的厚度大于或等于层D2-2的厚度。例如，层D3的厚度可以是层D2-2的厚度的约1倍至约2倍。在实施例中，层D3的厚度在约5nm至约30nm的范围内。层D2-3和D3中的p型掺杂(诸如B掺杂)较高(高于其他层D2-2、D2-1和D1)，以保持S/D部件104的期望形状。这还有助于在接触孔蚀刻期间保持S/D部件104的形状，因为较高的p型掺杂通常在接触孔蚀刻工艺期间提供较高的抗蚀刻性。此外，当Ge％接近间隙位点的饱和度时，Ge％与外延层中的掺杂(诸如B掺杂)成反比。与层D2-2相比，层D2-3和D3中的Ge％被稍微降低以允许更高的掺杂。

在实施例中，S/D部件104可以是独立的。换句话说，相邻的S/D部件104不会彼此合并或彼此接触。在另一实施例中，相邻的S/D部件104彼此合并以形成更大的S/D部件。图1E示出一个这样的实施例。参考图1E，两个相邻的鳍103上的S/D部件104彼此合并，在S/D部件104的合并部分与下面的鳍侧壁间隔件107之间留下气隙109。器件100包括设置在S/D部件104上的硅化物部件128以及设置在硅化物部件128上的接触件130。更具体地，硅化物部件128设置在具有相对较高的掺杂浓度和相对较低的Ge％(与如上所述的层D2-2相比)的层D2-3和D3上。此外，硅化物部件128和S/D部件104之间的界面可以是波浪形的以增加它们之间的界面面积。在本实施例中，硅化物部件128包括具有SiGe和一种或多种金属的一种或多种化合物。例如，硅化物部件128可以包括锗硅化钛(TiSiGe)、锗硅化镍(NiSiGe)、锗硅化镍铂(NiPtSiGe)、锗硅化镱(YbSiGe)、锗硅化铂(PtSiGe)、锗硅化铱(IrSiGe)、锗硅化铒(ErSiGe)、锗硅化钴(CoSiGe)或其他合适的化合物。在实施例中，S/D接触件130可以包括钨(W)、钴(Co)、铜(Cu)、其他金属、金属氮化物，诸如氮化钛(TiN)、氮化铝钛(TiAlN)、氮化钨(WN)、氮化钽(TaN)或其组合，并且可以通过CVD、PVD、镀敷和/或其他合适的工艺形成。图1E进一步示出在该实施例中鳍侧壁间隔件107包括多层107a、107b和107c。例如，层107a可以包括氮化硅，层107b可以包括碳氮氧化硅或碳氮化硅，并且层107c可以包括二氧化硅。

图2A至图2B示出根据本公开的各个方面的形成半导体器件100的实施例的方法10的流程图。方法10仅为实例，并且不旨在限制本发明超出权利要求中明确列举的那些。可在方法10之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可将描述的一些操作替换、消除或转移。下面结合图3A-图13描述方法10，其中这些图是处于制造工艺的各个阶段中的半导体器件100的截面图。具体地，图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10、图11、图12和图13是沿着图1A的鳍宽度方向“A-A”的器件100的一部分的截面图；并且图3B、图4B、图5B、图6B、图7B、图8B和图9B是沿着图1A的鳍长度方向“B-B”的器件100的一部分的截面图。

在操作12中，方法10(图2A)提供如图3A和图3B所示的器件100的结构。参考图3A和图3B，器件100包括衬底102和形成在其中或其上的各种部件。器件100还包括由隔离结构105分离的一个或多个半导体鳍103。每个鳍103包括基部103a和上部103b。器件100还包括与鳍103的沟道区域相邻的栅极堆叠件(或栅极结构)106'。器件100还包括位于栅极堆叠件106'的侧壁上的栅极间隔件108、位于鳍103的侧壁上的鳍侧壁间隔件107。栅极堆叠件106'是牺牲结构，在本实施例中的后续工艺中将被高k金属栅极堆叠件代替。牺牲栅极堆叠件106'可以包括牺牲栅极介电层(诸如氧化硅)和牺牲栅电极层(诸如多晶硅)。已经参考图1A讨论了各种组件102、103、105和108。在实施例中，衬底102包括Si(100)，并且半导体鳍103包括硅锗(Si_1-xGe_x)，其中Ge％在约15at.％到约30at.％的范围内。

在操作14中，方法10(图2A)蚀刻半导体鳍103，特别是上部103b，以形成S/D沟槽150，如图4A和图4B所示。在本实施例中，S/D沟槽150的底表面在隔离结构105的顶表面之上，因此S/D沟槽150的底表面和侧壁表面在半导体鳍103的上部103b内。在替代实施例中，S/D沟槽150的底表面可以在隔离结构105的顶表面下方延伸。此外，在本实施例中，S/D沟槽150在“Y-Z”平面中的轮廓(图4B)基本上是具有圆角底角的矩形，但是在替代实施例中，可以具有其他形状，诸如多边形(诸如六边形)。更进一步，S/D沟槽150可以沿着“Y”方向直接在间隔件108下方延伸。沿着“X”方向，S/D沟槽150的形状由侧壁间隔件107限制。图4A还使用虚线框示出半导体鳍103的其余部分。操作14可以应用干蚀刻、湿蚀刻或其组合。在蚀刻工艺完成之后，操作14可以对S/D沟槽150执行清洁工艺，以为后续的外延生长工艺做准备。在实施例中，如图14所示，在从室温(例如20℃)到约200℃的温度范围内执行清洁工艺，持续时间为从t0到t1。

在操作16中，方法10(图2A)在S/D沟槽150中外延生长层D1，如图5A和图5B所示。在本实施例中，操作16包括在S/D沟槽150的表面上沉积硅种子层152，并在高温下烘烤器件100以重建原子无序。如图14所示，硅种子层152可以在约650℃至约750℃的范围内的温度下沉积，持续时间为从t1到t2。如图14所示，器件100的烘烤可以在约700℃至约850℃的范围内的温度下进行，持续时间为从t2到t3。具体地，用于烘烤操作的温度高于用于其他操作的温度。在烘烤完成之后，操作16在硅种子层152上沉积硅锗种子层154。硅锗种子层154包括Si_1-xGe_x，其中x在5at.％至20at.％的范围内。硅锗种子层154的沉积温度(如图14所示，持续时间从t3到t4)与硅种子层152沉积期间的温度相似。随后，操作16在硅锗种子层154上方沉积层D1，其中层D1包括p型掺杂的SiGe。在实施例中，层D1包括B掺杂的Si_1-xGe_x，其中Ge％在约15at.％到约30at.％的范围内，并且B掺杂浓度在约5E19atom/cm3至约5E20atom/cm3的范围内。可以使用选择性生长和蚀刻(SGE)工艺来形成层D1，并且可以在约600℃至约700℃的范围内的温度下形成层D1，如图14所示，持续时间为从t4到t5。例如，操作16可以将诸如GeH₄、B₂H₄、HCl和H₂SiCl₂的气体供应到外延室中。除了上述气体之外，操作16还可以将SiH₄供应到室中。控制气体之间的比率(诸如气体流量比率)以实现上述的Ge％和B掺杂浓度。在实施例中，层152、154和D1共同沿着“X”方向具有约3nm至约10nm的厚度，并且沿着“Z”方向具有约10nm至约30nm的高度。

在操作18中，方法10(图2A)在S/D沟槽150中外延生长层D2-1，如图6A和图6B所示。参考图6A和图6B，层D2-1从侧壁间隔件107的边界生长，并且沿着“Z”方向竖直扩展并且沿着“X”方向横向扩展。相邻鳍103上的层D2-1合并为更大的外延部件，从而在合并的D2-1层和鳍侧壁间隔件107之间形成间隙(或气隙)109。然而，为了避免在外延生长与间隔件108中的介电层接触时可能产生的生长缺陷，例如将层D2-1的顶表面保持在半导体鳍103的顶表面103'下方。上面已经参考图1D-1和图1D-2讨论了层D2-1的Ge％、p型掺杂浓度和厚度。可以使用选择性生长和蚀刻(SGE)工艺来形成层D2-1，并且可以在约580℃至约650℃的范围内的温度下形成层D1，如图14所示，持续时间为从t5到t6。操作18的温度低于操作16的温度，以在操作18期间实现比操作16期间更高的p型掺杂(诸如B掺杂)。

在实施例中，操作18通过控制各种前体和蚀刻气体的气体流速来控制层D2-1的晶面、Ge％和p型掺杂浓度。例如，操作18可以逐渐增加包含Ge的气体(诸如GeH₄)(或气体混合物)的气体流速(诸如从约300sccm到约750sccm)，逐渐减小包含Si的气体(诸如H₂SiCl₂和/或SiH₄)(或气体混合物)的气体流速(诸如从约60sccm到约30sccm)，逐渐增加包含p型掺杂剂的气体(诸如B₂H₄)的气体流速(诸如从约100sccm到约250sccm)，并且逐渐增加蚀刻气体(诸如HCl)的气体流速(诸如从约100sccm到约250sccm)。通过如上所述地控制气体流速，可以实现如图1D-1和图1D-2所示的层D2-1中的Ge％和掺杂剂浓度。例如，由于包含Ge的气体的气体流速持续增加而包含Si的气体的气体流速持续减小，因此在阶段P1和P2期间，层D2-1中的Ge％持续增加。同时，包含p型掺杂剂的气体的气体流速持续增加，导致阶段P1期间掺杂剂浓度的逐渐增加。一旦p型掺杂剂在SiGe晶体(层D2-1)中达到固溶度，它就会转变为阶段P2，并且即使含有p型掺杂剂的气体的气体流速仍在增加，其在SiGe中的浓度仍保持相对恒定或略有降低。此外，在阶段P2中，用于蚀刻气体(诸如HCl)的气体流量比在阶段P1中高，这有助于优先控制SiGe[110]方向上的SiGe外延生长的刻面(或形状)。

在另一实施例中，操作18通过控制各种前体和蚀刻气体的气体流速之间的比率来控制层D2-1的晶面、Ge％和p型掺杂浓度。例如，操作18可以逐渐增加包含Ge的气体(诸如GeH₄)(或气体混合物)的气体流速与包含Si的气体(诸如H₂SiCl₂和/或SiH₄)(或气体混合物)的气体流速之间的第一比率，从而逐渐增加层D2-1中的Ge％。例如，操作18可以在层D2-1的生长期间(阶段P1和P2)将第一比率从约5逐渐增加到约25，以实现图1D-1中所示的Ge％分布。对于另一示例，操作18可以逐渐减小包含Ge的气体(诸如GeH₄)(或气体混合物)的气体流速与包含p型掺杂剂的气体(诸如B₂H₄)(或气体混合物)的气体流速之间的第二比率，从而在p型掺杂剂达到其在SiGe中的固溶度之后，在阶段P1期间逐渐增加掺杂剂浓度，并在阶段P2期间保持掺杂剂浓度相对恒定或略微降低。例如，操作18可以在层D2-1的生长期间(阶段P1和P2)将第二比率从约10逐渐减小到约2，以实现图1D-2中所示的掺杂剂浓度分布。操作18可以同时增加第一比率和减小第二比率，以实现图1D-2所示的Ge％分布和掺杂剂浓度分布。

在操作20中，方法10(图2A)在S/D沟槽150中外延生长层D2-2，如图7A和图7B所示。参考图7A和图7B，层D2-2沉积在层D2-1上方。在本实施例中，操作20在不供应蚀刻气体的情况下沉积层D2-2。包含Ge的气体(诸如GeH₄)(或气体混合物)与包含Si的另一种气体(诸如H₂SiCl₂和/或SiH₄)(或气体混合物)之间的气体流量比率保持基本恒定，使得沉积的SiGe中的Ge％随着外延层D2-2的厚度增加而基本恒定。同时，包含p型掺杂剂的气体(诸如B₂H₄)与包含Ge的气体之间的气体流量比率保持增加，使得随着外延层的厚度增加，p型掺杂浓度保持增加。如图14所示，层D2-2可以在约580℃至约650℃的范围内的温度下形成，持续时间为从t6到t7。如图14所示，在层D2-1和层D2-2的沉积之间，可以在时间t6执行清洁工艺(诸如使用HCl)以避免不必要的外延生长并控制S/D部件104的形状。在一些实施例中，在HCl清洁期间，锗沉积气体(诸如GeH₄)可以流入外延室中以加速蚀刻。例如，Ge用作催化剂，从而提高蚀刻速率和对Si的蚀刻选择性。Ge源在蚀刻工艺期间动态地形成SiGe表面层。Ge通过扩散渗透到α-Si中，形成具有高Ge浓度的α-SiGe膜。锗向c-Si的扩散受到限制。上面已经参考图1D-1和图1D-2讨论了层D2-2的Ge％、p型掺杂浓度和厚度。如图7A和图7B所示，在实施例中，层D2-2几乎填满S/D沟槽150，并且层D2-2的顶表面可以与半导体鳍103的顶表面处于相同水平或略高。

在操作22中，方法10(图2A)在层D2-2上方外延生长层D2-3，如图8A和图8B所示。参考图8A，层D2-3设置在S/D部件104的拐角处并且沿着SiGe[110]方向延伸。在图8B中，层D2-3从鳍103的中心线偏移，但是为了说明的目的而叠置在层D2-2上。操作22执行SGE工艺以形成层D2-3。在实施例中，包含Ge的气体(诸如GeH₄)(或气体混合物)与包含Si的另一种气体(诸如H₂SiCl₂和/或SiH₄)(或气体混合物)之间的气体流量比率保持减小，使得沉积的SiGe中的Ge％随着外延层D2-3的厚度增加而减小。在实施例中，包含p型掺杂剂的气体(诸如B₂H₄)与包含Ge的气体之间的气体流量比率保持增加，使得随着外延层的厚度增加，p型掺杂浓度逐渐增加。在沉积层D2-3期间，p型掺杂剂(诸如B)沿着SiGe(110)平面堆积，并在S/D部件104中产生最高的p掺杂浓度。在实施例中，如图14所示，层D2-3在约580℃至约650℃的范围内的温度下形成，持续时间为从t7到t8。上面已经参考图1D-1和图1D-2讨论了层D2-3的Ge％、p型掺杂浓度和厚度。

在操作24中，方法10(图2A)在层D2-2和D2-3上方外延生长层D3，如图9A和图9B所示。参考图9A和图9B，层D3设置在S/D部件104的顶部并且在半导体鳍103的顶表面上方延伸。在实施例中，在沉积层D3之前，操作24执行清洁工艺(诸如使用HCl)(诸如在图14中的时间t8)，以避免不必要的外延生长并控制S/D部件104的形状。在一些实施例中，在HCl清洁期间，锗沉积气体(诸如GeH₄)可以流入室中以加速蚀刻，如上所述。在实施例中，操作24执行循环沉积和蚀刻工艺(CDE)以控制S/D部件104的形状。例如，如图14所示，操作24可以在时间t9、t10、t11和t12执行蚀刻工艺(诸如使用HCl)，并且从t8到t9、从t9到t10、从t10到t11、从t11到t12以及在t12之后执行外延生长。包含Ge的气体(诸如GeH₄)(或气体混合物)与包含Si的另一种气体(诸如H₂SiCl₂和/或SiH₄)(或气体混合物)之间的气体流量比率保持基本恒定，使得沉积的SiGe中的Ge％随着外延层D3的厚度增加而基本恒定。同时，包含p型掺杂剂的气体(诸如B₂H₄)与包含Ge的气体之间的气体流量比率保持基本恒定，使得随着外延层的厚度增加，p型掺杂浓度保持基本恒定。如图14所示，层D3可以在约580℃至约650℃的范围内的温度下形成，持续时间为从t8到t12。上面已经参考图1D-1和图1D-2讨论了层D3的Ge％、p型掺杂浓度和厚度。

在操作26中，方法10(图2A)形成CESL 110和ILD层112。例如，CESL 110可以沉积在S/D部件104、鳍侧壁107、栅极间隔件108和牺牲栅极堆叠件106'的各表面上方。然后，ILD层112沉积在CESL 110上方并填充各结构之间的空间。操作26可以执行CMP工艺以平坦化ILD层的顶表面并且暴露牺牲栅极堆叠件106'以用于栅极替换工艺。CESL 110可以包括氮化硅(Si₃N₄)、氮氧化硅(SiON)、具有氧(O)或碳(C)元素的氮化硅和/或其他材料。CESL 110可以通过等离子体增强CVD(PECVD)工艺和/或其他合适的沉积或氧化工艺形成。ILD 112可以包括诸如正硅酸乙酯(TEOS)形成的氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅的材料，诸如硼磷硅酸盐玻璃(BPSG)、氟掺杂的硅酸盐玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或其他合适的介电材料。可以通过PECVD工艺、可流动CVD(FCVD)工艺或其他合适的沉积技术来沉积ILD 112。

在操作28中，方法10(图2B)用功能性栅极堆叠件106代替牺牲栅极堆叠件106'。例如，操作28可以执行一个或多个蚀刻工艺以去除牺牲栅极堆叠件106'，获得栅极沟槽，并将功能性栅极堆叠件106沉积到栅极沟槽中。

在实施例中，在操作30中，方法10(图2B)穿过ILD层112和CESL 110蚀刻S/D接触孔156以暴露S/D部件104，如图10所示。在实施例中，蚀刻掩模形成在器件100上方，提供暴露器件100的各个部分的开口。开口对应于器件100的将形成用于S/D部件104的S/D接触件的区域。随后，例如通过使用干蚀刻工艺、湿蚀刻工艺、反应离子蚀刻工艺、其他合适的蚀刻工艺或其组合，穿过开口蚀刻器件100以去除ILD层112和CESL 110的暴露部分。在实施例中，层D3可以通过蚀刻工艺被部分或完全蚀刻。在实施例中，在S/D部件104的顶部，层D3的厚度为约5nm至约6nm，而蚀刻工艺蚀刻约10nm至约15nm到S/D部件104中，产生波浪形顶面，为S/D部件104提供更大的接触面积。

在操作32中，方法10(图2B)制备S/D部件104的顶部158用于后续的硅化物形成，如图11所示。在实施例中，操作32包括将诸如B的p型掺杂剂注入S/D部件104的顶部158中并且使器件100退火以激活掺杂剂。顶部158的厚度可以在约1nm至约5nm的范围内。在实施例中，操作32包括对S/D部件104的顶部158执行Ge预非晶化注入(Ge PAI)。在实施例中，操作32可以执行B注入/激活和Ge PAI两者。在另一实施例中，操作32可以执行Ge PAI而不执行B注入/激活。

在操作34中，方法10(图2B)在S/D部件104上方形成硅化物128，如图12所示。在实施例中，操作34包括将一种或多种金属沉积到接触孔156中，对器件100进行退火以使一种或多种金属与S/D部件104(特别是S/D部件104的部分158)反应)，以形成硅化物部件128，并去除未反应的金属。一种或多种金属可以包括钛(Ti)、钽(Ta)、镍(Ni)、铂(Pt)、镱(Yb)、铱(Ir)、铒(Er)、钴(Co)或其组合(例如，两种或更多种金属的合金)，并且可以使用CVD、PVD、ALD或其他合适的方法沉积。硅化物部件128可以包括锗硅化钛(TiSiGe)、锗硅化镍(NiSiGe)、锗硅化镍铂(NiPtSiGe)、锗硅化镱(YbSiGe)、锗硅化铂(PtSiGe)、锗硅化铱(IrSiGe)、锗硅化铒(ErSiGe)、锗硅化钴(CoSiGe)或其他合适的化合物。

在操作36中，方法10(图2B)通过在接触孔156中沉积一种或多种金属或金属化合物(例如TiN)，在硅化物部件128上方形成S/D接触塞(或简单地，S/D接触件)130。参考图13，S/D接触件130沉积在硅化物部件128上方，其与具有SiGe合金的S/D部件104相接。在实施例中，S/D接触件130可以包括钨(W)、钴(Co)、铜(Cu)、其他金属、金属氮化物，诸如氮化钛(TiN)、氮化铝钛(TiAlN)、氮化钨(WN)、氮化钽(TaN)或其组合，并且可以通过CVD、PVD、镀敷和/或其他合适的工艺形成。可以执行CMP工艺以使器件100的顶表面平坦化，去除金属材料的多余部分。

在操作38中，方法10(图2B)执行进一步的步骤以完成器件100的制造。例如，它可以执行各种工艺以形成用于n型晶体管的S/D接触件，形成电耦合到栅极堆叠件106的栅极接触件，并且形成连接晶体管以及器件100的其他部分的金属互连件，以形成完整的IC。

尽管不旨在限制，但本发明的一个或多个实施例提供了半导体器件及其形成工艺的许多益处。例如，本公开的实施例形成SiGe S/D部件，其在外部具有相对高的硼掺杂，从而有助于减小薄层电阻和接触电阻，并且有助于抵抗接触孔蚀刻工艺。此外，SiGe S/D部件形成有多层，其中Ge％和硼掺杂逐渐增加到各自期望的水平。这样的形成工艺可以形成具有减少的晶体缺陷的高质量B掺杂的SiGe合金。此外，所提供的主题可以容易地集成到现有的IC制造流程中，并且可以应用于许多不同的工艺节点。

在一个示例性方面中，本公开针对一种方法，该方法包括提供一种结构，该结构包括衬底、从衬底延伸的半导体鳍以及位于衬底上方并与半导体鳍接合的栅极结构。该方法还包括蚀刻半导体鳍以形成源极/漏极沟槽；以及在源极/漏极沟槽中外延生长源极/漏极部件。源极/漏极部件的外延生长包括：在源极/漏极沟槽中外延生长具有硅锗的第一半导体层；在第一半导体层上外延生长具有硅锗的第二半导体层；在第二半导体层上方外延生长具有硅锗的第三半导体层；以及外延生长具有硅锗的第四半导体层，该第四半导体层设置在源极/漏极部件的横向尺寸最大的源极/漏极部件的拐角部分处。第一、第二、第三和第四半导体层中的每个都包括p型掺杂剂，并且第四半导体层具有比第一、第二和第三半导体层中的每个更高的p型掺杂剂的掺杂剂浓度。

在该方法的一些实施例中，第二半导体层的外延生长包括增加包含锗的第一气体的第一流速和包含硅的第二气体的第二流速之间的第一比率以及减小第一流速和包含p型掺杂剂的第三气体的第三流速之间的第二比率。在另一实施例中，第一比率从约5逐渐增加到约25，第二比率从约10逐渐减小到约2。

在该方法的一些实施例中，第二半导体层的外延生长包括：逐渐增加含Ge的气体的流速，逐渐减小含Si的气体的流速，逐渐增加含p型掺杂剂的气体的流速，以及逐渐增加蚀刻气体的流速。在该方法的一些实施例中，第三半导体层的外延生长包括保持包含锗的第一气体的流速基本恒定，同时逐渐增加包含p型掺杂剂的第二气体的流速。在该方法的一些实施例中，第四半导体层的外延生长包括逐渐减小包含锗的第一气体的流速和逐渐增加包含p型掺杂剂的第二气体的流速。

在该方法的一些实施例中，源极/漏极部件的外延生长还包括：在第三和第四半导体层上方外延生长具有硅锗的第五半导体层，其中第五半导体层包括的p型掺杂剂的掺杂剂浓度比第一、第二和第三半导体层高。在另一实施例中，该方法还包括：在第五半导体层上方沉积层间介电(ILD)层；在ILD层中形成接触孔，该接触孔暴露源极/漏极部件的区域；以及在源极/漏极部件上形成硅化物部件。在又一实施例中，在形成接触孔之后并且在形成硅化物部件之前，该方法还包括将p型掺杂剂注入源极/漏极部件的顶部。在实施例中，在将p型掺杂剂注入源极/漏极部件的顶部之后并且在形成硅化物部件之前，该方法还包括将锗注入到源极/漏极部件的顶部。

在另一个示例性方面中，本公开针对一种半导体结构，其包括：衬底；从衬底延伸的半导体鳍；半导体鳍上方的源极/漏极部件；以及设置在源极/漏极部件上的接触塞。源极/漏极部件包括：第一半导体层，具有硅锗并设置在半导体鳍上；第二半导体层，具有硅锗，位于第一半导体层上，并且横向延伸超过半导体鳍的宽度；第三半导体层，具有硅锗，位于第二半导体层上方；以及第四半导体层，具有硅锗并设置在源极/漏极部件的横向尺寸最大的源极/漏极部件的拐角部分处。第一、第二、第三和第四半导体层中的每个都包括p型掺杂剂，并且第四半导体层具有的p型掺杂剂的掺杂剂浓度高于第一、第二和第三半导体层。

在半导体结构的实施例中，p型掺杂剂包括硼。在另一实施例中，第二半导体层中的p型掺杂剂的掺杂剂浓度随着第二半导体层的厚度增加而逐渐增加，然后逐渐减小。在又一实施例中，第二半导体层中锗与硅的比率随着第二半导体层的厚度增加而逐渐增加。

在半导体结构的实施例中，第三半导体层中的p型掺杂剂的掺杂剂浓度随着第三半导体层的厚度增加而逐渐增加。在另一实施例中，随着第四半导体层的厚度增加，第四半导体层中的p型掺杂剂的掺杂剂浓度逐渐增加，并且第四半导体层中锗与硅的比率逐渐减小。

在又一示例性方面中，本公开针对一种半导体结构，其包括：衬底；从衬底延伸并且具有硅锗的半导体鳍；半导体鳍上方的源极/漏极部件；以及设置在源极/漏极部件上的接触塞。源极/漏极部件包括第一半导体层、位于第一半导体层上的第二半导体层、位于第二半导体层上方的第三半导体层以及设置在源极/漏极部件的横向尺寸最大的源极/漏极部件的拐角部分处的第四半导体层。第一、第二、第三和第四半导体层中的每个都包括掺杂有硼的硅锗，第四半导体层的硼掺杂浓度高于第一、第二和第三半导体层，并且第四半导体层中的硼掺杂浓度随着第四半导体层的厚度增加而逐渐增加。

在半导体结构的实施例中，随着第四半导体层的厚度增加，第四半导体层中锗与硅的比率逐渐减小。在另一实施例中，随着第三半导体层的厚度增加，第三半导体层中的硼掺杂浓度逐渐增加，并且第三半导体层中锗与硅的比率保持基本恒定。在又一实施例中，第二半导体层中锗与硅的比率随着第二半导体层的厚度增加而逐渐增加。

本申请的实施例提供一种方法，包括：提供结构，所述结构包括衬底、从所述衬底延伸的半导体鳍以及位于所述衬底上方并与所述半导体鳍接合的栅极结构；蚀刻所述半导体鳍以形成源极/漏极沟槽；以及在所述源极/漏极沟槽中外延生长源极/漏极部件，其中，所述源极/漏极部件的外延生长包括：在所述源极/漏极沟槽中外延生长具有硅锗的第一半导体层；在所述第一半导体层上外延生长具有硅锗的第二半导体层；在所述第二半导体层上方外延生长具有硅锗的第三半导体层；并且外延生长具有硅锗的第四半导体层，所述第四半导体层设置在所述源极/漏极部件的横向尺寸最大的源极/漏极部件的拐角部分处，其中，所述第一半导体层、所述第二半导体层、所述第三半导体层和所述第四半导体层中的每个都包括p型掺杂剂，并且所述第四半导体层具有比所述第一半导体层、所述第二半导体层和所述第三半导体层中的每个更高的p型掺杂剂的掺杂剂浓度。在一些实施例中，第二半导体层的外延生长包括：增加包含锗的第一气体的第一流速和包含硅的第二气体的第二流速之间的第一比率，并且减小所述第一流速和包含所述p型掺杂剂的第三气体的第三流速之间的第二比率。在一些实施例中，第一比率从约5逐渐增加到约25，并且所述第二比率从约10逐渐减小到约2。在一些实施例中，第二半导体层的外延生长包括：逐渐增加包含Ge的气体的流速，逐渐减小包含Si的气体的流速，逐渐增加包含所述p型掺杂剂的气体的流速，以及逐渐增加蚀刻气体的流速。在一些实施例中，第三半导体层的外延生长包括：保持包含锗的第一气体的流速基本恒定，同时逐渐增加包含所述p型掺杂剂的第二气体的流速。在一些实施例中，第四半导体层的外延生长包括：逐渐减小包含锗的第一气体的流速，并且逐渐增加包含所述p型掺杂剂的第二气体的流速。在一些实施例中，源极/漏极部件的外延生长还包括：在所述第三和所述第四半导体层上方外延生长具有硅锗的第五半导体层，其中，所述第五半导体层包括的p型掺杂剂的掺杂剂浓度高于所述第一半导体层、所述第二半导体层和所述第三半导体层。在一些实施例中，还包括：在所述第五半导体层上方沉积层间介电(ILD)层；在所述ILD层中形成接触孔，所述接触孔暴露所述源极/漏极部件的区域；以及在所述源极/漏极部件上形成硅化物部件。在一些实施例中，在形成所述接触孔之后并且在形成所述硅化物部件之前，还包括：将所述p型掺杂剂注入到所述源极/漏极部件的顶部。在一些实施例中，在将所述p型掺杂剂注入到所述源极/漏极部件的顶部之后并且在形成所述硅化物部件之前，还包括：将锗注入到所述源极/漏极部件的顶部。

本申请的实施例提供一种半导体结构，包括：衬底；从所述衬底延伸的半导体鳍；位于所述半导体鳍上方的源极/漏极部件；以及设置在所述源极/漏极部件上的接触塞，其中，所述源极/漏极部件包括：第一半导体层，具有硅锗，并且设置在所述半导体鳍上；第二半导体层，具有硅锗，位于所述第一半导体层上，并且横向延伸超过所述半导体鳍的宽度；第三半导体层，具有硅锗，位于所述第二半导体层上方；和第四半导体层，具有硅锗，并且设置在所述源极/漏极部件的横向尺寸最大的源极/漏极部件的拐角部分处，其中，所述第一半导体层、所述第二半导体层、所述第三半导体层和所述第四半导体层中的每个都包括p型掺杂剂，并且所述第四半导体层具有的p型掺杂剂的掺杂剂浓度高于所述第一半导体层、所述第二半导体层和所述第三半导体层。在一些实施例中，p型掺杂剂包括硼。在一些实施例中，第二半导体层中的p型掺杂剂的掺杂剂浓度随着所述第二半导体层的厚度增加而逐渐增加，然后逐渐减小。在一些实施例中，第二半导体层中锗与硅的比率随着所述第二半导体层的厚度增加而逐渐增加。在一些实施例中，第三半导体层中的p型掺杂剂的掺杂剂浓度随着所述第三半导体层的厚度增加而逐渐增加。在一些实施例中，随着所述第四半导体层的厚度增加，所述第四半导体层中的p型掺杂剂的掺杂剂浓度逐渐增加，并且所述第四半导体层中锗与硅的比率逐渐减小。

本申请的实施例提供一种半导体结构，包括：衬底；从所述衬底延伸并且具有硅锗的半导体鳍；位于所述半导体鳍上方的源极/漏极部件；以及设置在所述源极/漏极部件上的接触塞，其中，所述源极/漏极部件包括第一半导体层、位于所述第一半导体层上的第二半导体层、位于所述第二半导体层上方的第三半导体层以及设置在所述源极/漏极部件的横向尺寸最大的源极/漏极部件的拐角部分处的第四半导体层，其中，所述第一半导体层、所述第二半导体层、所述第三半导体层和所述第四半导体层中的每个都包括掺杂有硼的硅锗，所述第四半导体层具有的硼掺杂浓度高于所述第一半导体层、所述第二半导体层和所述第三半导体层，并且所述第四半导体层中的硼掺杂浓度随着所述第四半导体层的厚度增加而逐渐增加。在一些实施例中，第四半导体层中锗与硅的比率随着所述第四半导体层的厚度增加而逐渐减小。在一些实施例中，随着所述第三半导体层的厚度增加，所述第三半导体层中的硼掺杂浓度逐渐增加，并且所述第三半导体层中锗与硅的比率保持基本恒定。在一些实施例中，第二半导体层中锗与硅的比率随着所述第二半导体层的厚度增加而逐渐增加。

上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。