阅读说明：本技术 半导体装置及其制造方法 (semiconductor device and method for manufacturing the same ) 是由 筱原博文 于 2019-06-05 设计创作，主要内容包括：本发明涉及半导体装置以及制造方法。半导体装置(1)具备：包括第1导电型的高浓度漏极区域(14a)、第1漏极漂移区域(14b)和第2漏极漂移区域(14c)的第1导电型的漏极区域(14)、第1导电型的源极区域(15)、第2导电型的体区域(16)、栅极绝缘膜(12)、栅极电极(13)、以及在漏极区域(14)上形成的STI绝缘膜(11)。以从远离STI绝缘膜(11)的第1角部(11a)距离x1的第1位置(11f)朝向第2角部(11b)的方向延伸的方式形成第2漏极漂移区域(14c)。(The invention relates to a semiconductor device and a manufacturing method. A semiconductor device (1) is provided with: the semiconductor device includes a 1 st conductivity type drain region (14) including a 1 st conductivity type high concentration drain region (14 a), a 1 st drain drift region (14 b), and a 2 nd drain drift region (14 c), a 1 st conductivity type source region (15), a 2 nd conductivity type body region (16), a gate insulating film (12), a gate electrode (13), and an STI insulating film (11) formed on the drain region (14). A2 nd drain drift region (14 c) is formed so as to extend from a 1 st position (11 f) distant from a 1 st corner (11 a) of the STI film (11) by a distance x1 in a direction toward a 2 nd corner (11 b).)

半导体装置及其制造方法

技术领域

本发明涉及半导体装置及其制造方法。

背景技术

近年来，伴随着医疗用诊断装置或在建筑建造物等的非破坏检査中使用的超声波诊断装置或者声纳或水中通信用的设备的高功能化，变成越加要求能够以高的电源电压工作而向负载供给大电流的IC（Integrated Circuit，集成电路）的状况。因此，在这样的IC中的输出元件中需要高耐压·低导通电阻的半导体装置。

作为能够在半导体基板中集成化并且在切换信号的供给或该信号的振幅放大中使用的那样的为高耐压·低导通电阻的半导体装置，已知有LDMOSFET（LaterallyDiffused Metal Oxide Semiconductor Field Effect Transistor，横向扩散金属氧化物半导体场效应晶体管）。

通常地，通过使漏极漂移区域的长度延伸并在漏极漂移区域上形成厚膜的绝缘膜等来缓和漏极电场，从而实现LDMOSFET的漏极的高耐压化。由在同时集成化的CMOS逻辑电路中使用的元件分离膜并用该厚膜的绝缘膜的情况较多。因此，例如在用于制作半导体装置的半导体制造工艺中采用比大概0.25um大的设计规则的情况下，在元件分离中使用的LOCOS（Local Oxidation of Silicon，硅的局部氧化）绝缘膜被采用为该厚膜的绝缘膜。

在专利文献1（参照图1）中，公开了实现以下LDMOSFET的技术：在LDMOSFET的漏极漂移区域中形成STI（Shallow Trench Isolation，浅槽隔离）绝缘膜来作为厚膜的绝缘膜，由此，一边沿纵向延伸漏极漂移区域的长度一边提高漏极耐压，同时减少平面上的需要面积，减少了每单位面积的导通电阻。

现有技术文献

专利文献

专利文献1：日本特开平8-97411号公报。

发明要解决的课题

然而，在专利文献1的LDMOSFET中，在STI绝缘膜的角部附近发生的热载流子的产生变得显著，抑制起因于该热载流子的随时间的阈值电压或漏极电流的变动（以后，称为热载流子劣化）是困难的。因此，针对遍及长期使LDMOSFET的特性稳定这样的长期可靠性存在改善的余地。

在高电场中被加速而具有高能量的热载流子通常在与存在于电流路径的晶格碰撞时，由于其能量而产生成为热载流子劣化的原因的二次载流子。该二次载流子的产生量与漏极电场和漏极电流密度的大小相关。在专利文献1的图1那样的、在漏极漂移区域具备STI绝缘膜的结构中，元件分离绝缘膜底面和侧面相接的STI绝缘膜角部的角度比LOCOS的角部陡峭，因此，漏极电流容易集中在STI绝缘膜角部附近的半导体基板中。因此，认为：在该STI绝缘膜角部附近，漏极电流密度增大，热载流子的产生变得显著。

另一方面，当为了抑制热载流子的产生而使漏极漂移区域的杂质浓度降低并使漏极电场缓和时，漏极漂移区域的漏极电阻增大，导通电阻的减少变得困难。

发明内容

本发明是鉴于这样的情况而完成的，其目的在于提供能够抑制热载流子劣化并且实现漏极的高耐压化、导通电阻的减少及长期可靠性的提高的、半导体装置及其制造方法。

用于解决课题的方案

为了解决上述课题，在本发明中使用了以下的方案。

即，采用了一种半导体装置，被形成于半导体基板，并且，具备：第1导电型的漏极区域、第1导电型的源极区域、在所述漏极区域与所述源极区域之间形成的第2导电型的体区域、在所述体区域上形成的栅极绝缘膜、在所述栅极绝缘膜上形成的栅极电极、在所述漏极区域设置的沟槽、以及在所述沟槽内形成的具有比所述栅极绝缘膜厚的膜厚的厚膜绝缘膜，所述半导体装置的特征在于，所述沟槽具有：与所述体区域相向的第1沟槽侧面、以与所述第1沟槽侧面和所述体区域相向且比所述第1沟槽侧面远离所述体区域的方式形成的第2沟槽侧面、沟槽底面、在剖视下在所述沟槽底面与所述第1沟槽侧面的交叉部设置的第1角部以及在所述沟槽底面与所述第2沟槽侧面的交叉部设置的第2角部，所述漏极区域包括：以与从所述体区域、所述第1沟槽侧面和所述第1角部到第1位置之间的所述沟槽底面相接的方式形成的第1漏极漂移区域、以从所述第1位置起向所述第2角部的方向延伸且与所述沟槽底面相接的方式形成的杂质浓度比所述第1漏极漂移区域高的第2漏极漂移区域、以及以远离所述体区域、所述第1沟槽侧面和所述沟槽底面的方式形成的杂质浓度比所述第2漏极漂移区域高的高浓度漏极区域。

此外，采用了一种半导体装置的制造方法，所述半导体装置是被形成于半导体基板的、在包括第1导电型的杂质的漏极区域上具备具有比栅极绝缘膜厚的膜厚的厚膜绝缘膜的、半导体装置，所述制造方法的特征在于，包括：第1漏极漂移区域形成工序，从所述半导体基板的表面注入第1导电型的杂质，在所述漏极区域内形成第1漏极漂移区域；第1绝缘膜开口部形成工序，在所述半导体基板上堆积第1绝缘膜，对所述第1绝缘膜进行蚀刻来形成开口部；沟槽形成工序，将所述第1绝缘膜开口部作为掩模来对所述半导体基板进行蚀刻来形成沟槽，所述沟槽具有第1沟槽侧面、第2沟槽侧面、沟槽底面、在所述第1沟槽侧面与所述沟槽底面的交叉部形成的第1角部、和在所述第2沟槽侧面与所述沟槽底面的交叉部形成的第2角部；厚膜绝缘膜形成工序，在所述半导体基板上和所述沟槽内以到所述沟槽的上表面为平坦为止的厚度堆积第2绝缘膜之后，除去所述沟槽以外的区域的所述第2绝缘膜，在所述沟槽内形成所述厚膜绝缘膜；栅极绝缘膜形成工序，在所述半导体基板上形成所述栅极绝缘膜；栅极电极形成工序，在所述栅极绝缘膜上形成栅极电极；以及第2漏极漂移区域形成工序，在所述第1漏极漂移区域内并且以与所述沟槽底面相接的方式沿从远离所述第1角部的第1位置起沿着所述沟槽底面朝向所述第2角部的方向，形成杂质浓度比所述第1漏极漂移区域高的第1导电型的第2漏极漂移区域。

发明效果

根据本发明，能够通过使漏极漂移区域的STI绝缘膜角部附近处的杂质浓度为低浓度来缓和漏极电场而抑制热载流子劣化。此外，在漏极漂移区域中，使从STI绝缘膜角部起向高浓度漏极区域侧离开规定的距离后的区域的杂质浓度变高，由此，能够减少导通电阻。因此，能够实现兼备漏极的高耐压、导通电阻的减少以及长期可靠性的提高的半导体装置。

附图说明

图1是本发明的第1实施方式的半导体装置的剖面图。

图2是示出作为第1实施方式的半导体装置的制造工序的剖面图。

图3是本发明的第2实施方式的半导体装置的剖面图。

图4是示出作为第2实施方式的半导体装置的制造工序的剖面图。

图5是本发明的第3实施方式的半导体装置的剖面图。

图6是示出作为第3实施方式的半导体装置的制造工序的剖面图。

图7是本发明的第4实施方式的半导体装置的剖面图。

图8是示出作为第4实施方式的半导体装置的制造工序的剖面图。

图9是本发明的第5实施方式的半导体装置的剖面图。

图10是示出作为第5实施方式的半导体装置的制造工序的剖面图。

图11是将第3实施方式的一部分和第5实施方式的一部分组合后的半导体装置的剖面图。

图12是向SOI基板应用第1实施方式后的半导体装置的剖面图。

图13是以往的半导体装置的剖面图。

具体实施方式

在说明本发明的实施方式之前，为了使实施方式的理解容易，对由发明人发现的、在漏极漂移区域中具有STI绝缘膜的半导体装置中的热载流子（hot carrier）劣化这样的课题进行说明。

图13表示以往的半导体装置8即N沟道型LDMOSFET的剖面图。半导体装置8具有在P型的半导体基板80形成的N型的漏极区域84和源极区域85、P型的体区域86、栅极绝缘膜82、栅极电极83、以及STI绝缘膜81。漏极区域84由高浓度漏极区域84a和第1漏极漂移区域84b构成，STI绝缘膜81被形成在第1漏极漂移区域84b上。

第1漏极漂移区域84b覆盖第1沟槽侧面81c、第2沟槽侧面81d、沟槽底面81e、第1角部81a、第2角部81b，与体区域86的一部分相接。在半导体装置8的接通工作时，从源极区域85沿着在体区域86表面形成的沟道朝向高浓度漏极区域84a流动的电子如由虚线箭头表示的路径a、b、c、d那样在第1漏极漂移区域84b内一边沿深度方向扩散一边行进。

例如，流入到第1漏极漂移区域84b内的电子的一部分当沿着由虚线箭头表示的路径a在横向上直线前进而到达第1沟槽侧面81c时沿着第1沟槽侧面81c和沟槽底面81e的表面弯曲行进。如由虚线箭头表示的路径b、c、d那样随着从沟道流入到第1漏极漂移区域84b中的方向远离半导体基板80表面而减少该弯曲行进程度。然而，在路径a、b、c、d中行进的哪个电子都通过第1角部81a附近，因此，在此流动的漏极电流密度上升。这些电子当通过第1角部81a附近时朝向高浓度漏极区域84a在第1漏极漂移区域84b内一边沿深度方向扩散一边行进，因此，漏极电流密度降低。

在此，当向漏极施加高电压而耗尽层从与沟道的边界扩展到第1漏极漂移区域84b内时，在第1角部81a附近，由于耗尽层内的漏极电场和上升的漏极电流密度，容易产生具有高能量的热载流子。热载流子在与存在于电流路径的晶格碰撞时由于其能量而产生二次载流子。当该二次载流子被栅极绝缘膜俘获时，沟道附近的半导体基板的电位分布发生变化，该电位分布变化使阈值电压或沟道迁移率（channel mobility）的变动那样的特性劣化产生。此外，当二次载流子被第1漏极漂移区域84b上的绝缘膜俘获时，其附近的半导体基板的电位分布发生变化，该电位分布变化使漏极电流的变动等特性劣化产生。

基于这样的热载流子的特性劣化损害半导体装置的长期可靠性。基于这样的见解而为了抑制热载流子劣化而设计了本发明。

以下，一边适当参照附图一边对本发明的实施方式详细地进行说明。在此，作为半导体装置而以N沟道型LDMOSFET为例进行说明。在以下的说明中使用的附图中，为了容易理解本发明的特征而存在省略或扩大一部分来示出的情况，存在与实际的尺寸比不同的情况。

（第1实施方式）

在以下，对第1实施方式的半导体装置及其制造方法进行说明。

图1是示出本发明的第1实施方式的半导体装置1的剖面图。

第1实施方式的半导体装置1被形成于P型硅等的半导体基板10，具备：N型的漏极区域14和源极区域15、在漏极区域14与源极区域15之间形成的P型的体区域16、在体区域16上形成的P型的体接触区域17、以及栅极绝缘膜12和栅极电极13。漏极区域14包括高浓度漏极区域14a、第1漏极漂移区域14b和第2漏极漂移区域14c。此外，在漏极区域14设置沟槽111，在该沟槽111内形成具有比栅极绝缘膜12厚的膜厚的STI绝缘膜11（厚膜绝缘膜）。接下来，对第1实施方式的半导体装置1的结构要素进行说明。

STI绝缘膜11由比栅极绝缘膜12厚的二氧化硅（silicon oxide）膜等绝缘膜构成，为与在同时集成化的CMOS逻辑电路中使用的元件分离膜同样的膜。STI绝缘膜11是埋入到在半导体基板10形成的沟槽111中的绝缘膜，在剖视下被与体区域16相向的第1沟槽侧面11c、沟槽底面11e和与高浓度漏极区域14a相向的第2沟槽侧面11d包围。在第1沟槽侧面11c与沟槽底面11e相接的交叉部设置第1角部11a，在第2沟槽侧面11d与沟槽底面11e相接的交叉部设置第2角部11b。第1角部11a和第2角部11b也取决于沟槽蚀刻的条件，但是具有90度至110度左右的内角。该角度比LOCOS绝缘膜的同样的位置的角部尖锐。

高浓度漏极区域14a被形成于第1漏极漂移区域14b内的远离体区域16、第1沟槽侧面11c和沟槽底面11e的区域，与被施加漏极电压的漏极电极布线（不图示）连接。高浓度漏极区域14a为了在与漏极电极布线之间得到欧姆接触而由1×10²⁰/cm³以上的高的杂质浓度的N型杂质构成。

以与体区域16、第1沟槽侧面11c、包括第1角部11a的沟槽底面11e的一部分相接的方式形成第1漏极漂移区域14b。此外，第1漏极漂移区域14b由杂质浓度比体区域16低的N型杂质构成，以使针对高的漏极电压的施加而对抗在与体区域16之间的PN结破坏。此外，第1漏极漂移区域14b的深度和杂质浓度被调整为在漏极电压施加时在与下方的P型的半导体基板10之间发生的第1漏极漂移区域14b侧的上方向的耗尽层的延伸到达沟槽底面11e。据此，得到了促进在漏极电压施加时从与体区域16的边界向第1漏极漂移区域14b内扩展的横向的耗尽层的延伸而缓和漏极电场的RESURF（Reduced Surface Field，降低表面电场）效果。用于得到该RESURF效果的、第1漏极漂移区域14b的下方的P型区域也可以是在半导体基板10形成的P型扩散区域。

第2漏极漂移区域14c被形成于第1漏极漂移区域14b内的远离体区域16的区域，由杂质浓度比第1漏极漂移区域14b高的N型杂质构成。考虑耗尽层的延伸等来设定第2漏极漂移区域14c与体区域16之间的距离，以使不会损害需要的漏极耐压。进而，以从远离第1角部11a距离x₁的第1位置11f起向第2角部11b的方向延伸且与沟槽底面11e相接的方式形成第2漏极漂移区域14c。

为了缓和在第1角部11a附近产生的漏极电流集中部分的漏极电场而将第1漏极漂移区域14b的杂质浓度设定得低。此外，通过使第2漏极漂移区域14c的杂质浓度比第1漏极漂移区域14b高，从而减少漏极电阻。

栅极电极13是用于经由栅极绝缘膜12对在体区域16的表面的沟道的形成进行控制的电极，与栅极金属布线（不图示）连接。以遍及包括体区域16的半导体基板10上和STI绝缘膜11上的方式形成栅极电极13。

源极区域15被形成在体区域16内，与被施加源极电压的源极电极布线（不图示）连接。源极区域15为了在与源极电极布线之间得到欧姆接触而由1×10²⁰/cm³以上的高的杂质浓度的N型杂质构成。

体区域16是用于在半导体基板10表面形成沟道的P型杂质区域，通过包括高浓度的P型杂质的体接触区域17从体电极布线被提供体电压。通常，体电压与源极电压相等的情况较多，在该情况下，以相邻的方式形成体接触区域17和源极区域，在其上一并连接源极电极布线。

在第1实施方式中，在第1角部11a附近的漏极电流的集中与以往同样地发生。然而，由于与以往相比减少了第1漏极漂移区域14b的杂质浓度，所以，与以往相比减弱了在第1角部11a通过漏极电压的施加而生成的耗尽层内的电场。因此，抑制了在第1角部11a的热载流子的产生以及热载流子劣化。

另一方面，以从远离第1角部11a距离x₁的第1位置11f起向第2角部11b的方向延伸的方式形成杂质浓度比第1漏极漂移区域14b高的第2漏极漂移区域14c。因此，伴随着第1漏极漂移区域14b的杂质浓度的减少的、漏极电阻的增加被抑制。

通过这样做，从而第1实施方式实现由第1漏极漂移区域14b的低浓度化引起的漏极电压的高耐压化、基于由第2漏极漂移区域14c的结构引起的漏极电阻的减少的、导通电阻的减少、以及由热载流子劣化的抑制引起的长期可靠性的提高。

接着，一边参照图2（a）~（c）一边以特征的工序为中心来说明第1实施方式的半导体装置1的制造方法。

首先，如图2（a）所示那样，从P型的半导体基板10的表面起利用N型杂质的离子注入和热扩散形成N型的第1漏极漂移区域14b。接着，堆积掩模绝缘膜，对该掩模绝缘膜进行蚀刻加工来形成掩模绝缘膜开口部，使半导体基板10的表面露出（不图示）。然后，将掩模绝缘膜作为掩模来从半导体基板10的表面起到不越过第1漏极漂移区域14b的深度为止进行蚀刻，形成沟槽111。然后，在其上堆积二氧化硅膜等绝缘膜，通过CMP（ChemicalMechanical Polishing，化学机械抛光）法等进行平坦化，由此，在沟槽111内形成STI绝缘膜11。STI绝缘膜11被第1沟槽侧面11c、第2沟槽侧面11d和沟槽底面11e以及在那些面的交叉部形成的第1角部11a、第2角部11b包围，其厚度为比之后形成的栅极绝缘膜厚的350~450nm左右。

接着，如图2（b）所示那样，将抗蚀剂（resist）18涂敷在半导体基板10的表面，利用光刻技术进行图案化，在从远离第1角部11a距离x₁的第1位置11f起朝向第2角部11b的方向的、第2漏极漂移区域14c形成抗蚀剂开口部。对在与STI绝缘膜11同一层形成的对准标记（alignment mark）进行位置对准来进行抗蚀剂18的图案化。通过这样做来抑制第1角部11a与第2漏极漂移区域14c的距离x₁的位置对准偏差。接着，将抗蚀剂18作为掩模来对比第1漏极漂移区域14b高浓度的N型杂质进行离子注入，由此，形成第2漏极漂移区域14c。此时，选择高的离子注入能量，所述高的离子注入能量用于第2漏极漂移区域14c在沟槽底面11e的下方并且不越过第1漏极漂移区域14b的深度形成。因此，关于抗蚀剂18，也选择对抗其能量的厚度。根据以上，第2漏极漂移区域14c被形成在从远离第1角部11a距离x₁的第1位置11f起朝向第2角部11b的方向并且包括高浓度漏极区域14a形成预定区域的区域中。

接着，如图2（c）所示那样，进行P型的体区域16、栅极绝缘膜12和栅极电极13的形成。体区域16的形成也可以在栅极电极13的形成后将栅极电极13作为掩模而自我调整地注入P型杂质之后进行热扩散来进行。

之后，形成N型的高浓度漏极区域14a和源极区域15以及P型的体接触区域17，完成图1所示的半导体装置1。

通过采用以上那样的制造方法，从而能够制作减少了第1角部11a与第1位置11f之间的距离x₁的偏差并且减少了热载流子劣化的抑制效果的偏差的、半导体装置。

（第2实施方式）

在以下，对第2实施方式的半导体装置及其制造方法进行说明。

图3是示出本发明的第2实施方式的半导体装置2的剖面图。

第2实施方式的半导体装置2被形成于P型硅等的半导体基板20，具备：N型的漏极区域24和源极区域25、在漏极区域24与源极区域25之间形成的P型的体区域26、在体区域26上形成的P型的体接触区域27、栅极绝缘膜22、以及栅极电极23。漏极区域24包括高浓度漏极区域24a、第1漏极漂移区域24b和第2漏极漂移区域24c。此外，在漏极区域24设置沟槽211，在该沟槽211内形成具有比栅极绝缘膜22厚的膜厚的STI绝缘膜21。在第2实施方式中，以与STI绝缘膜21上的栅极电极23的两个侧面相接的方式形成侧壁绝缘膜29。在以下，在第2实施方式中，以相对于第1实施方式特征的部分为中心进行说明。

在第1漏极漂移区域24b内的远离体区域26的区域中通过杂质浓度比第1漏极漂移区域24b高的N型杂质形成第2漏极漂移区域24c。考虑耗尽层的延伸等来设定第2漏极漂移区域24c与体区域26之间的距离，以使不会损害需要的漏极耐压。进而，为了缓和在第1角部21a的漏极电场，以从远离第1角部21a距离x₂的第1位置21f起向第2角部21b的方向延伸且与沟槽底面21e相接的方式形成第2漏极漂移区域24c。此外，通过使第2漏极漂移区域24c的杂质浓度比第1漏极漂移区域24b高，从而减少了漏极电阻。

以与栅极电极23的两个侧面相接的方式形成侧壁绝缘膜29。在其中，以与和高浓度漏极区域24a相向的侧面相接的方式设置的侧壁绝缘膜29被形成在STI绝缘膜21上。而且，侧壁绝缘膜29的与高浓度漏极区域24a相向的端部的位置在俯视下与第1位置21f实质上相同。在第2实施方式中，该侧壁绝缘膜29作为形成第2漏极漂移区域24c时的离子注入中的掩模发挥作用。

在第2实施方式中，在第1角部21a附近的漏极电流的集中也与以往同样地发生。然而，由于与以往相比减少了第1漏极漂移区域24b的杂质浓度，所以，抑制了热载流子的发生以及热载流子劣化。此外，以从远离第1角部21a距离x₂的第1位置21f起向第2角部21b的方向延伸的方式形成杂质浓度比第1漏极漂移区域24b高的第2漏极漂移区域24c。因此，伴随着第1漏极漂移区域24b的杂质浓度的减少的、漏极电阻的增加被抑制。

通过这样做，从而第2实施方式实现由第1漏极漂移区域24b的低浓度化引起的漏极电压的高耐压化、基于由第2漏极漂移区域24c的结构引起的漏极电阻的减少的、导通电阻的减少、以及由热载流子劣化的抑制引起的长期可靠性的提高。

接着，一边参照图4（a）~（c）一边以特征的工序为中心来说明第2实施方式的半导体装置2的制造方法。

首先，如图4（a）所示那样，从P型的半导体基板20的表面起利用N型杂质的离子注入和热扩散形成N型的第1漏极漂移区域24b。接着，堆积掩模绝缘膜，对该掩模绝缘膜进行蚀刻加工来形成掩模绝缘膜开口部，使半导体基板20的表面露出（不图示）。然后，将掩模绝缘膜作为掩模来从半导体基板20的表面起以不越过第1漏极漂移区域24b的深度进行蚀刻，形成沟槽211。然后，在其上堆积二氧化硅膜等绝缘膜，通过CMP法等进行平坦化，由此，在沟槽211内形成STI绝缘膜21。STI绝缘膜21被第1沟槽侧面21c、第2沟槽侧面21d和沟槽底面21e以及在那些面的交叉部形成的第1角部21a、第2角部21b包围，其厚度为比之后形成的栅极绝缘膜厚的350~450nm左右。该工序与第1实施方式同样。

接着，如图4（b）所示那样，形成体区域26、栅极绝缘膜22、栅极电极23、高浓度漏极区域24a、源极区域25、体接触区域27。之后，在栅极电极23上堆积二氧化硅膜等绝缘膜，在各向异性干法蚀刻条件下进行回蚀（etch back），由此，以与栅极电极23的两个侧面相接的方式形成侧壁绝缘膜29。体区域26的形成也可以在栅极绝缘膜22和栅极电极23的形成后将栅极电极23作为掩模而自我调整地注入P型杂质之后进行热扩散来进行。对在与STI绝缘膜21同一层形成的对准标记进行位置对准来进行栅极电极23的图案化，由此，抑制第1角部21a与栅极电极23的高浓度漏极区域24a侧的端部的位置对准偏差。而且，也同样地抑制第1角部21a与在栅极电极23的高浓度漏极区域24a侧的侧面形成的侧壁绝缘膜29端部的距离x₂的偏差。

接着，如图4（c）所示那样，将抗蚀剂28涂敷在半导体基板20的表面，利用光刻技术在包括第2漏极漂移区域24c形成预定区域的区域形成抗蚀剂开口部。在栅极电极23中与高浓度漏极区域24a相向的侧面的侧壁绝缘膜29上的任意的位置处设定抗蚀剂开口部的边界位置。接着，将抗蚀剂28和该侧壁绝缘膜29作为掩模来对比第1漏极漂移区域24b高浓度的N型杂质进行离子注入，由此，形成第2漏极漂移区域24c。此时，选择能够以沟槽底面21e的下方的不越过第1漏极漂移区域24b的深度形成第2漏极漂移区域24c那样的、高的离子注入能量。根据以上，第2漏极漂移区域24c被形成在从远离第1角部21a距离x₂的第1位置21f起朝向第2角部21b的方向并且包括高浓度漏极区域24a形成预定区域的区域中。

之后，剥离抗蚀剂28，完成图3所示的半导体装置2。

通过采用以上那样的制造方法，从而能够减少第1角部21a与第1位置21f之间的距离x₂的偏差。当分解该距离x₂的偏差时，首先，关于第1偏差分量，可举出沟槽211与第2漏极漂移区域之间的位置对准偏差。该第1偏差分量与第1实施方式中的沟槽111和抗蚀剂18的位置对准偏差同等。第2偏差分量是通过离子注入形成第2漏极漂移区域时的离子注入掩模边界的完成偏差，但是，在第2实施方式中，该偏差的减少效果高。

在第2实施方式中采用的离子注入掩模的边界是基于以薄的抗蚀剂形成的栅极电极23而自我调整地形成的侧壁绝缘膜29的端部。通常假设：用于图案化的抗蚀剂越厚，越容易受图案密度或图案边界的锥角（taper angle）的偏差的影响，图案边界的完成偏差越大。因此，基于以薄的抗蚀剂形成的栅极电极23而自我调整地形成的侧壁绝缘膜29的端部的完成偏差能够比厚的膜厚的抗蚀剂的边界的完成偏差少。

通过采用以上那样的制造方法，从而能够制作减少了第1角部21a与第1位置21f之间的距离x₂的偏差并且减少了热载流子劣化的抑制效果的偏差的、半导体装置。

（第3实施方式）

在以下，对第3实施方式的半导体装置及其制造方法进行说明。

图5是示出本发明的第3实施方式的半导体装置3的剖面图。

第3实施方式的半导体装置3被形成于P型硅等的半导体基板30，具备：N型的漏极区域34和源极区域35、在漏极区域34与源极区域35之间形成的P型的体区域36、在体区域36上形成的P型的体接触区域37、栅极绝缘膜32以及栅极电极33。漏极区域34除了高浓度漏极区域34a、第1漏极漂移区域34b和第2漏极漂移区域34c之外还包括表面漏极漂移区域34d。在漏极区域34设置沟槽311，在该沟槽311内形成具有比栅极绝缘膜32厚的膜厚的STI绝缘膜31。在以下，在第3实施方式中，以相对于第1实施方式特征的部分为中心进行说明。

表面漏极漂移区域34d被形成于与第1沟槽侧面31c相接且栅极绝缘膜32之下至比第1角部31a浅的深度的区域。此外，表面漏极漂移区域34d由杂质浓度比第1漏极漂移区域34b高的N型杂质构成。

栅极电极33的与高浓度漏极区域34a相向的侧面被设定在稍微重叠STI绝缘膜31的位置。该位置是稍微重叠到能够通过经由该栅极电极33的侧面从垂直方向以15度以上的倾斜角度进行离子注入来进行表面漏极漂移区域34d的形成的程度的位置。

在第3实施方式中，为了减少漏极电阻而设置了表面漏极漂移区域34d。在该区域中，漏极电场比较高，但是，漏极电流密度不高，因此，难以产生热载流子。关于在该部分中流动的电流，如图13的路径a所示那样电流弯曲行进地流动，因此，等效的电阻变高。因此，在第3实施方式中，通过设置表面漏极漂移区域34d来减少漏极电阻。此外，与第1实施方式同样，以从远离第1角部31a距离x₃的第1位置31f起向高浓度漏极区域34a侧延伸的方式形成杂质浓度比第1漏极漂移区域34b高的第2漏极漂移区域34c。

因此，第3实施方式实现由第1漏极漂移区域34b的低浓度化引起的漏极电压的高耐压化、基于由表面漏极漂移区域34d和第2漏极漂移区域34c的结构引起的漏极电阻的减少的、导通电阻的减少、以及由热载流子劣化的抑制引起的长期可靠性的提高。

接着，一边参照图6（a）~（c）一边以特征的工序为中心来说明第3实施方式的半导体装置3的制造方法。

首先，如图6（a）所示那样，从P型的半导体基板30的表面起利用N型杂质的离子注入和热扩散形成N型的第1漏极漂移区域34b。接着，堆积掩模绝缘膜，对该掩模绝缘膜进行蚀刻加工来形成掩模绝缘膜开口部，使半导体基板30的表面露出（不图示）。然后，将掩模绝缘膜作为掩模来从半导体基板30的表面起以不越过第1漏极漂移区域34b的深度进行蚀刻，形成沟槽311。然后，在其上堆积二氧化硅膜等绝缘膜，通过CMP法等进行平坦化，由此，在沟槽311内形成STI绝缘膜31。STI绝缘膜31被第1沟槽侧面31c、第2沟槽侧面31d和沟槽底面31e以及在那些面的交叉部形成的第1角部31a、第2角部31b包围，其厚度为比之后形成的栅极绝缘膜厚的350~450nm左右。该工序与第1实施方式同样。

接着，如图6（b）所示那样，将抗蚀剂38涂敷在半导体基板30的表面，利用光刻技术在第2漏极漂移区域34c形成预定区域形成抗蚀剂开口部。对在与STI绝缘膜31同一层形成的对准标记进行位置对准来进行抗蚀剂38的图案化。因此，抑制第1角部31a与第1位置31f的距离x₃的位置对准偏差，因此，能够在第2漏极漂移区域34c不与第1角部31a相接的范围内使距离x₃的长度变短。通过使距离x₃变短来减少漏极电阻。接着，将抗蚀剂38作为掩模来对比第1漏极漂移区域34b高浓度的N型杂质进行离子注入，由此，形成第2漏极漂移区域34c。此时，选择高的离子注入能量，所述高的离子注入能量用于第2漏极漂移区域34c在沟槽底面31e的下方并且不越过第1漏极漂移区域34b的深度形成。根据以上，第2漏极漂移区域34c被形成在从远离第1角部31a距离x₃的第1位置31f起朝向第2角部31b的方向并且包括高浓度漏极区域34a形成预定区域的区域中。

接着，如图6（c）所示那样，在将抗蚀剂38剥离之后，进行P型的体区域36、栅极绝缘膜32和栅极电极33的形成。体区域36的形成也可以在栅极电极33的形成后将栅极电极33作为掩模而自我调整地注入P型杂质之后进行热扩散来进行。

接着，将抗蚀剂38涂敷在半导体基板30的表面，利用光刻技术在表面漏极漂移区域34d形成用的离子注入预定区域形成抗蚀剂开口部。关于抗蚀剂开口部的边界位置，设定在使栅极电极33中的高浓度漏极区域34a形成预定区域侧的端部露出的任意的位置。接着，将抗蚀剂38和栅极电极33作为掩模，以倾斜到15度以上的角度的方式对比第1漏极漂移区域34b高浓度的N型杂质进行离子注入，由此，形成表面漏极漂移区域34d。

之后，形成N型的高浓度漏极区域34a和源极区域35以及P型的体接触区域37，完成图5所示的半导体装置3。

通过采用以上那样的制造方法，从而能够相对于沟槽311的位置自我调整地形成表面漏极漂移区域34d，因此，能够减少该区域的漏极电阻并且抑制漏极电阻偏差。因此，能够利用第2漏极漂移区域34c和表面漏极漂移区域34d的形成一边抑制热载流子劣化一边稳定地减少导通电阻。

（第4实施方式）

在以下，对第4实施方式的半导体装置及其制造方法进行说明。

图7是示出本发明的第4实施方式的半导体装置4的剖面图。

第4实施方式的半导体装置4被形成在P型硅等的半导体基板40，具备：N型的漏极区域44和源极区域45、在漏极区域44与源极区域45之间形成的P型的体区域46、在体区域46上形成的P型的体接触区域47、栅极绝缘膜42以及栅极电极43。漏极区域44包括高浓度漏极区域44a、第1漏极漂移区域44b、第2漏极漂移区域44c和第3漏极漂移区域44d。此外，在漏极区域44设置沟槽411，在该沟槽411内形成具有比栅极绝缘膜42厚的膜厚的STI绝缘膜41。在以下，在第4实施方式中，以相对于第1实施方式特征的部分为中心进行说明。

第2漏极漂移区域44c被形成于第1漏极漂移区域44b内的远离体区域46的区域，由杂质浓度比第1漏极漂移区域44b高的N型杂质构成。考虑耗尽层的延伸等来设定第2漏极漂移区域44c与体区域46之间的距离，以使不会损害需要的漏极耐压。进而，为了缓和在第1角部41a附近发生的漏极电流集中部分的漏极电场，以从远离第1角部41a距离x₄的第1位置41f起向第2角部41b的方向延伸且与沟槽底面41e相接的方式形成第2漏极漂移区域44c。

在第1漏极漂移区域44b内与第2漏极漂移区域44c相接且在俯视下包括高浓度漏极区域44a和第2角部41b的区域中形成第3漏极漂移区域44d。此外，第3漏极漂移区域44d由杂质浓度比第1漏极漂移区域44b和第2漏极漂移区域44c高的N型杂质构成。

第4实施方式的半导体装置4除了第2漏极漂移区域44c之外还设置杂质浓度较高的第3漏极漂移区域44d，由此，减少了漏极电阻。通过向漏极施加电压，从而在从与体区域46的边界向第1漏极漂移区域44b内延伸的耗尽层内的电场分布中，在该边界的电场最高，随着远离该边界，电场降低。因此，能够与第1漏极漂移区域44b相比将杂质浓度提高第2漏极漂移区域44c的位置处的电场和与体区域46的边界位置的电场相比降低的量。同样地，在进一步远离与体区域46的边界的、第3漏极漂移区域44d中，能够与第2漏极漂移区域44c相比提高杂质浓度，由此，能够减少漏极电阻。

即，通过为图7那样的结构，从而第4实施方式实现由第1漏极漂移区域44b的低浓度化引起的漏极电压的高耐压化、基于由第2漏极漂移区域44c和第3漏极漂移区域44d的结构引起的漏极电阻的减少的、导通电阻的减少、以及由热载流子劣化的抑制引起的长期可靠性的提高。

接着，一边参照图8（a）~（c）一边以特征的工序为中心来说明第4实施方式的半导体装置4的制造方法。

首先，如图8（a）所示那样，从P型的半导体基板40的表面起利用N型杂质的离子注入和热扩散形成N型的第1漏极漂移区域44b。接着，在半导体基板40上形成用于在半导体基板40形成沟槽411的掩模绝缘膜412。关于掩模绝缘膜412，采用能对抗接着进行的沟槽蚀刻的膜。为了达到该目的，掩模绝缘膜412也可以是例如二氧化硅膜和氮化硅膜的层叠膜。接着，在对沟槽411形成预定区域的掩模绝缘膜412进行蚀刻而形成开口部之后，将该掩模绝缘膜412作为掩模通过各向异性干法蚀刻法对半导体基板40进行加工，在开口部的下方形成沟槽411。各向异性干法蚀刻法是沿着掩模绝缘膜412的开口部实质上沿垂直方向蚀刻加工的技术，例如，已知RIE（Reactive Ion Etching，反应离子蚀刻）法。在该蚀刻过程中，也同时发生二次生成物向沟槽侧面的附着，因此，如图8（a）所示那样，第1沟槽侧面41c、第2沟槽侧面41d为正锥形状的情况较多。然而，第1沟槽侧面41c、第2沟槽侧面41d的位置向掩模绝缘膜412的开口部的外侧扩展那样的横向的蚀刻被抑制。

接着，如图8（b）所示那样，从图8（a）的状态进一步进行追加蚀刻，推进沟槽的蚀刻，以使与使沟槽411变深同时地也从掩模绝缘膜412的开口部的端朝向外侧沿横向扩展。该蚀刻的目的在于，使第1角部41a、第2角部41b在俯视下扩展到掩模绝缘膜412的开口部的外侧。关于此时的蚀刻，采用在CDE（Chemical Dry Etching，化学干法蚀刻）法中已知的各向同性干法蚀刻条件等。通过进行以上的追加蚀刻，从而形成了具有第1角部41a、第2角部41b、以及第1沟槽侧面41c、第2沟槽侧面41d和沟槽底面41e的、沟槽411。

接着，如图8（c）所示那样，将掩模绝缘膜412作为掩模来对沟槽底面41e沿由实线箭头表示的垂直方向离子注入N型杂质，形成第2漏极漂移区域44c。此时，第1角部41a、第2角部41b与掩模绝缘膜412的开口部相比扩大，因此，第2漏极漂移区域44c以远离第1角部41a、第2角部41b距离x₄的方式被形成在内侧的第1位置41f与第2位置41g之间。此外，从图8（c）的状态起，为了使第1角部41a、第2角部41b、第1沟槽侧面41c、第2沟槽侧面41d附近的第1漏极漂移区域44b的N型杂质浓度降低，也可以根据需要从垂直方向以15度以上的倾斜角度离子注入P型杂质（不图示）。该N型杂质被控制为比第2漏极漂移区域44c的N型杂质少的杂质注入量，以使不会对第2漏极漂移区域44c的杂质浓度造成影响。

之后，剥离掩模绝缘膜412，堆积二氧化硅膜等绝缘膜，通过CMP法等进行平坦化，由此，在沟槽411内形成STI绝缘膜41。接着，与图2（b）同样地，将抗蚀剂涂敷在半导体基板40表面，利用光刻技术在包括第2角部41b和第2位置41g的第3漏极漂移区域形成预定区域形成抗蚀剂开口部，向该抗蚀剂开口部离子注入N型杂质（不图示）。此时，选择高的离子注入能量，所述高的离子注入能量用于第3漏极漂移区域44d在沟槽底面41e的下方并且不越过第1漏极漂移区域44b的深度形成。然后，注入杂质浓度比第2漏极漂移区域44c高的N型杂质来形成第3漏极漂移区域44d。然后，经过栅极绝缘膜42的形成、栅极电极43的形成、体区域46的形成、高浓度漏极区域44a或源极区域45的形成等，完成图7所示的半导体装置4。

在第4实施方式中的半导体装置的制造方法中，利用掩模绝缘膜412而在不使用光刻技术的情况下进行追加蚀刻或N型杂质注入，因此，能够相对于沟槽411的形状而自我调整地形成第2漏极漂移区域44c。因此，能够减少图7中的距离x₄的偏差，减少热载流子劣化的抑制效果的偏差。

此外，在第4实施方式中，在STI绝缘膜41的形成前对沟槽底面41e进行第2漏极漂移区域44c形成用的N型杂质注入。因此，能实现由以低能量进行离子注入引起的注入射程的扩展的减少、以及基于STI绝缘膜41的厚度偏差的注入深度偏差的减少。因此，能够实现稳定的漏极电阻的减少。

（第5实施方式）

图9是示出本发明的第5实施方式的半导体装置5的剖面图。

第5实施方式的半导体装置5被形成于P型硅等的半导体基板50，具备：N型的漏极区域54和源极区域55、在漏极区域54与源极区域55之间形成的P型的体区域56、在体区域56上形成的P型的体接触区域57、栅极绝缘膜52以及栅极电极53。漏极区域54包括高浓度漏极区域54a、第1漏极漂移区域54b、第2漏极漂移区域54c和第3漏极漂移区域54d。在漏极区域54形成沟槽511，在该沟槽511内形成具有比栅极绝缘膜52厚的膜厚的STI绝缘膜51。进而，在第5实施方式中，在沟槽511内的STI绝缘膜51的外侧，以分别与第1沟槽侧面51c、第2沟槽侧面51d相接的方式形成侧壁绝缘膜59。在以下，在第5实施方式中，以相对于第1实施方式特征的部分为中心进行说明。

第2漏极漂移区域54c被形成于第1漏极漂移区域54b内的远离体区域56的区域，由杂质浓度比第1漏极漂移区域54b高的N型杂质构成。进而，为了缓和在第1角部51a附近发生的漏极电流集中部分的漏极电场，以从远离第1角部51a距离x₅的第1位置51f起向第2角部51b的方向延伸且与沟槽底面51e相接的方式形成第2漏极漂移区域54c。

分别在沟槽底面51e处的第1角部51a至第1位置51f之间和第2角部51b至第2位置51g之间之上以与第1沟槽侧面51c和第2沟槽侧面51d相接的方式形成侧壁绝缘膜59。在沟槽511内以与侧壁绝缘膜59相接的方式形成STI绝缘膜51。

在第1漏极漂移区域54b内与第2漏极漂移区域54c相邻且在俯视下包括高浓度漏极区域54a、第2角部51b和第2位置51g的区域中形成第3漏极漂移区域54d。此外，第3漏极漂移区域54d由杂质浓度比第1漏极漂移区域54b和第2漏极漂移区域54c高的N型杂质构成。

在第5实施方式中，与第4实施方式同样地，使第2漏极漂移区域54c从远离第1角部51a距离x₅的第1位置51f起向第2角部51b的方向延伸，由此，缓和在第1角部51a附近的漏极电场，抑制热载流子劣化。因此，第5实施方式实现由第1漏极漂移区域54b的低浓度化引起的漏极电压的高耐压化、基于由第2漏极漂移区域54c的结构引起的漏极电阻的减少的、导通电阻的减少、以及由热载流子劣化的抑制引起的长期可靠性的提高。

此外，在第5实施方式的半导体装置5中设置杂质浓度比第2漏极漂移区域54c高的第3漏极漂移区域54d，由此，减少了漏极电阻。通过向漏极施加电压，从而在从与体区域56的边界向第1漏极漂移区域54b内延伸的耗尽层内的电场分布中，在该边界的漏极电场最高，随着远离该边界，漏极电场降低。因此，能够与第1漏极漂移区域54b相比将杂质浓度提高第2漏极漂移区域54c的位置处的漏极电场和与体区域56的边界位置的电场相比降低的量。同样地，在进一步远离与体区域56的边界的、第3漏极漂移区域54d中，能够与第2漏极漂移区域54c相比提高杂质浓度，由此，能够减少漏极电阻。

即，通过为图9那样的结构，从而第5实施方式实现由第1漏极漂移区域54b的低浓度化引起的漏极电压的高耐压化、基于由第2漏极漂移区域54c和第3漏极漂移区域54d的结构引起的漏极电阻的减少的、导通电阻的减少、以及由热载流子劣化的抑制引起的长期可靠性的提高。

接着，一边参照图10（a）~（c）一边以特征的工序为中心来说明第5实施方式的半导体装置5的制造方法。

首先，如图10（a）所示那样，从P型的半导体基板50的表面起利用N型杂质的离子注入和热扩散形成N型的第1漏极漂移区域54b。接着，在半导体基板50上形成用于在半导体基板50形成沟槽的掩模绝缘膜512。关于掩模绝缘膜512，采用能对抗接着进行的沟槽蚀刻的膜。接着，在对沟槽形成预定区域的掩模绝缘膜512进行蚀刻而形成开口部之后，将该掩模绝缘膜512作为掩模通过各向异性干法蚀刻法对半导体基板50进行加工，在掩模绝缘膜512的开口部的下方形成沟槽511。各向异性干法蚀刻法是沿着掩模绝缘膜512的开口部实质上沿垂直方向蚀刻加工的技术，例如，已知RIE法。从图10（a）的状态起，为了使第1角部51a、第2角部51b、第1沟槽侧面51c、第2沟槽侧面51d附近的第1漏极漂移区域54b的N型杂质浓度降低，也可以根据需要从垂直方向以15度以上的倾斜角度离子注入P型杂质（不图示）。

接着，如图10（b）所示那样，在沟槽511内和半导体基板50上堆积未完全埋入沟槽511的膜厚的二氧化硅膜等绝缘膜。然后，在各向异性干法蚀刻条件下进行回蚀，由此，以与第1沟槽侧面51c、第2沟槽侧面51d相接的方式形成侧壁绝缘膜59。为了从侧壁绝缘膜59的形成中的由回蚀造成的损伤保护沟槽底面51e，也可以在沟槽511的形成后在沟槽底面51e上形成绝缘膜，之后形成侧壁绝缘膜59。该侧壁绝缘膜59在沟槽底面51e的宽度为距离x₅，由此，确定远离第1角部51a距离x₅的第1位置51f和远离第2角部51b距离x₅的第2位置51g。此外，该距离x₅与之后形成的第2漏极漂移区域54c的端部与第1角部51a和第2角部51b的各自的距离一致。能够通过侧壁绝缘膜59形成用的绝缘膜的膜厚任意地调整该距离x₅。

接着，如图10（c）所示那样，将掩模绝缘膜512和侧壁绝缘膜59作为掩模来对沟槽底面51e沿由实线箭头表示的垂直方向离子注入N型杂质，在第1位置51f与第2位置51g之间形成第2漏极漂移区域54c。

之后，堆积二氧化硅膜等绝缘膜，通过CMP法等进行平坦化，由此，在沟槽511内的侧壁绝缘膜59的内侧形成STI绝缘膜51。接着，与图2（b）同样地，将抗蚀剂涂敷在半导体基板50表面，利用光刻技术在包括第2角部51b和第2位置51g的第3漏极漂移区域形成预定区域形成抗蚀剂开口部，向该抗蚀剂开口部离子注入N型杂质（不图示）。此时，选择高的离子注入能量，所述高的离子注入能量用于第3漏极漂移区域54d在沟槽底面51e的下方并且不越过第1漏极漂移区域54b的深度形成。然后，注入杂质浓度比第2漏极漂移区域54c高的N型杂质来形成第3漏极漂移区域54d。然后，经过栅极绝缘膜52的形成、栅极电极53的形成、体区域56的形成、高浓度漏极区域54a或源极区域55的形成等，完成图9所示的半导体装置5。

在第5实施方式中的半导体装置的制造方法中，在第1沟槽侧面51c、第2沟槽侧面51d在不使用光刻技术的情况下形成成为N型杂质注入的掩模的侧壁绝缘膜59，因此，能够相对于沟槽511的形状而自我调整地形成第2漏极漂移区域54c。因此，能够减少图9中的距离x₅的偏差，减少热载流子劣化的抑制效果的偏差。

此外，与第4实施方式同样地，在STI绝缘膜51的形成前对沟槽底面51e进行第2漏极漂移区域54c形成用的N型杂质注入。因此，能实现由以低能量进行离子注入引起的注入射程的扩展的减少、以及基于STI绝缘膜51的厚度偏差的注入深度偏差的减少。因此，能够实现稳定的漏极电阻的减少。

本发明的实施方式所示的结构或制法不限定于各个实施方式，能够在不偏离本发明的主旨的范围内适当组合。

例如，如图11所示那样，在被形成于P型的半导体基板60并且具备N型的漏极区域64和源极区域65、P型的体区域66、P型的体接触区域67、栅极绝缘膜62、以及栅极电极63的半导体装置6中，能够组合第3实施方式和第5实施方式中的特征的结构。在此，以与形成有侧壁绝缘膜69的第1沟槽侧面61c的外侧相接的方式形成在第3实施方式中说明的表面漏极漂移区域64e。此外，在STI绝缘膜61之下和高浓度漏极区域64a之下设置在第5实施方式中说明的第2漏极漂移区域64c和第3漏极漂移区域64d。通过这样的结构，利用杂质浓度比第1漏极漂移区域64b高的第2漏极漂移区域64c、第3漏极漂移区域64d和表面漏极漂移区域64e来减少漏极电阻。此外，以从远离第1角部61a距离x₆的第1位置61f起向高浓度漏极区域64a侧延伸的方式形成第2漏极漂移区域64c，由此，抑制了热载流子劣化及其偏差。由此，能够实现半导体装置中的高耐压化、导通电阻的减少以及长期可靠性的提高。

此外，本发明不限定于上述实施方式，当然能够在不偏离本发明的主旨的范围内进行各种变更。

例如，如图12所示那样，在由P型的硅层701、绝缘层702、P型的支承基板703构成的SOI（Silicon on Insulator，绝缘衬底上的硅）基板70中，在硅层701装载第1实施方式所示的半导体装置也可。即，为以下半导体装置7：被形成于P型的硅层701，并且具备：包括N型的高浓度漏极区域74a、第1漏极漂移区域74b、第2漏极漂移区域74c的漏极区域74和源极区域75、在漏极区域74与源极区域75之间形成的P型的体区域76、栅极绝缘膜72以及栅极电极73。

通过为这样的结构，从而能够在漏极电压施加时在第1漏极漂移区域74b的下方使P型的硅层701侧的耗尽层延伸到绝缘层702，进而经由绝缘层702使耗尽层延伸到支承基板703侧。然后，与通过RESURF效果缓和STI绝缘膜71下的N型的漏极区域74的电场同时地，能够在遍及硅层701、绝缘层702、支承基板703的区域中也使电场缓和，得到100V以上的耐压。另一方面，以从远离第1角部71a距离x₇的第1位置71f起向高浓度漏极区域74a侧延伸的方式形成第2漏极漂移区域74c，由此，抑制热载流子劣化，减少漏极电阻。

即，在半导体装置7中，实现100V以上的漏极电压的高耐压化、基于由第2漏极漂移区域74c的结构引起的漏极电阻的减少的、导通电阻的减少、以及由热载流子劣化的抑制引起的长期可靠性的提高。

附图标记的说明

10、20、30、40、50、60、80 半导体基板

11、21、31、41、51、61、71、81 STI绝缘膜

11a、21a、31a、41a、51a、61a、71a、81a 第1角部

11b、21b、31b、41b、51b、81b 第2角部

11c、21c、31c、41c、51c、61c、81c 第1沟槽侧面

11d、21d、31d、41d、51d、81d 第2沟槽侧面

11e、21e、31e、41e、51e、81e 沟槽底面

11f、21f、31f、41f、51f、61f、71f 第1位置

41g、51g 第2位置

12、22、32、42、52、62、72、82 栅极绝缘膜

13、23、33、43、53、63、73、83 栅极电极

14、24、34、44、54、64、74、84 漏极区域

14a、24a、34a、44a、54a、64a、74a、84a 高浓度漏极区域

14b、24b、34b、44b、54b、64b、74b、84b 第1漏极漂移区域

14c、24c、34c、44c、54c、64c、74c 第2漏极漂移区域

44d、54d、64d 第3漏极漂移区域

34d、64e 表面漏极漂移区域

15、25、35、45、55、65、75、85 源极区域

16、26、36、46、56、66、76、86 体区域

17、27、37、47、57、67 体接触区域

18、28、38 抗蚀剂

29、59、69 侧壁绝缘膜

111、211、311、411、511 沟槽

412、512 掩模绝缘膜

70 SOI基板

701 硅层

702 绝缘层

703 支承基板。