阅读说明：本技术 自偏置***栅沟槽型功率mosfet器件 (Self-biased split gate trench type power MOSFET device ) 是由 孔谋夫 陈罕之 刘聪 陈星弼 于 2019-08-30 设计创作，主要内容包括：本发明涉及功率半导体器件领域,尤其涉及分裂栅沟槽型MOS器件,具体为自偏置分裂栅沟槽型功率MOSFET器件；本发明在传统的分裂栅沟槽型MOS器件基础上引入自偏置电压结构,利用栅极控制信号给分裂栅提供自偏置电压,与传统分裂栅沟槽型MOS器件相比,由于自偏置电压的作用,在器件导通时产生了积累层,使器件的比导通电阻有极大的降低。本说明书中,分裂栅自偏置电压的实现分为两种方式,分别为增加外部电路和增加可提供偏置电压的结构,前者的偏置电压来源于栅极的驱动电路,与前者相比,后者具有减少驱动功耗的优势。(The invention relates to the field of power semiconductor devices, in particular to a split-gate trench type MOS device, specifically a self-biased split-gate trench type power MOSFET device; compared with the traditional split gate groove type MOS device, the self-bias voltage structure is introduced on the basis of the traditional split gate groove type MOS device, and the self-bias voltage is provided for the split gate by utilizing the gate control signal. In this specification, the implementation of the split gate self-bias voltage is divided into two ways, namely, adding an external circuit and adding a structure capable of providing a bias voltage, in which the bias voltage of the former is derived from a gate driving circuit, and the latter has an advantage of reducing driving power consumption compared with the former.)

自偏置***栅沟槽型功率MOSFET器件

技术领域

本发明涉及功率半导体器件领域，尤其涉及***栅沟槽型MOS器件，具体为自偏置***栅沟槽型功率MOSFET器件。

背景技术

***栅(Split gate)的引入使沟槽型功率MOS器件栅漏间的电容C_GD、开关损耗明显降低，有效增加了器件的工作频率，但在传统的***栅沟槽型MOS器件结构中，***栅通常是与源电极S相连接，这一定程度上增加了器件的比导通电阻，如图1所示。为了降低***栅沟槽型MOS器件的比导通电阻，在***栅沟槽型MOS器件的设计过程中，可以在***栅SG施加一个相对于源电极S的高电位，以在***栅的氧化层侧壁形成积累层，从而降低器件的比导通电阻，如图2所示；但这会器件由原来的三端变为一个四端器件，不利于与常规器件的兼容，同时为***栅SG提供偏置，需要额外的电源，增加了应用的复杂性和成本。如果引入一种机制使***栅SG能自行偏置，上述问题将得到解决。

基于此，本发明提供自偏置***栅沟槽型功率MOSFET器件。

发明内容

本发明的目的在于提供自偏置***栅沟槽型功率MOSFET器件，用于实现利用栅极的控制信号通过外部电路结构产生较为稳定的自偏置电压；本发明采用自偏置的方法产生***栅SG偏置电压，既可以改善器件的频率特性及开关损耗，又可以引入积累层导电，增加导电能力，降低器件的比导通电阻。

为实现上述目的，本发明采用的技术方案为：

自偏置***栅沟槽型功率MOSFET器件，包括：

第一导电类型衬底1，位于第一导电类型衬底1下方的漏极7，位于第一导电类型衬底1上方的第一导电类型漂移区2，位于第一导电类型漂移区2上方的第二导电类型基区3，第二导电类型基区3中形成相邻接的第二导电类型重掺杂区4与第一导电类型重掺杂区5，覆盖于第二导电类型重掺杂区4和第一导电类型重掺杂区5上方的源极10；与第一导电类型漂移区2、第二导电类型基区3及第一导电类型重掺杂区5均邻接的氧化区6，位于氧化区6中的控制栅极9与***栅极8；

其特征在于，所述器件还包括电容C1与二极管D1，其中，所述源极10连接电容C1后与***栅极8相连，所述控制栅极9连接二极管D1后与***栅极8相连。

自偏置***栅沟槽型功率MOSFET器件，包括：

第一导电类型衬底1，位于第一导电类型衬底1下方的漏极7，位于第一导电类型衬底1上方的第一导电类型漂移区2，位于第一导电类型漂移区2上方的第二导电类型基区3，第二导电类型基区3中形成的第二导电类型重掺杂区4，跨接于第一导电类型漂移区2与第二导电类型基区3的第一导电类型重掺杂区5、且所述第一导电类型重掺杂区5与第二导电类型重掺杂区4相邻接，覆盖于第二导电类型重掺杂区4和第一导电类型重掺杂区5上方的源极10；与第一导电类型漂移区2与第一导电类型重掺杂区5均邻接的氧化区6，位于氧化区6中的控制栅极9与***栅极8；

其特征在于，所述器件还包括电容C1与二极管D1，其中，所述源极10连接电容C1后与***栅极8相连，所述控制栅极9连接二极管D1后与***栅极8相连。

进一步的，上述两种自偏置***栅沟槽型功率MOSFET器件中，当第一导电类型为N型、第二导电类型为P型时，电容C1负极与源极10相连，二极管D1正极与控制栅极9相连，***栅极8与电容C1正极、二极管D1负极相连；当第一导电类型为P型、第二导电类型为N型时，电容C1正极与源极10相连，二极管D1负极与控制栅极9相连，***栅极8与电容C1负极、二极管D1正极相连。

进一步的，上述两种自偏置***栅沟槽型功率MOSFET器件中，所述***栅极8采用矩形***栅极、缺角矩形***栅极或梯形***栅极。

更进一步的，上述两种自偏置***栅沟槽型功率MOSFET器件中，所述器件还包括第二导电类型掺杂区11，位于第一导电类型漂移区2中，且与第二导电类型基区3相接触，与氧化区6不接触。

一种为***栅提供偏置电压的器件，包括：包括第一导电类型衬底12，位于第一导电类型衬底12下方的漏极18，位于第一导电类型衬底12上方的第一导电类型漂移区13，位于第一导电类型漂移区13上方的相邻接的第二导电类型基区14与第二导电类型轻掺杂区15；第二导电类型基区14中形成相邻接的第二导电类型重掺杂区15与第一导电类型重掺杂区16，覆盖于第二导电类型重掺杂区15和第一导电类型重掺杂区16上方的源极20；第二导电类型轻掺杂区15中形成的第一导电类型重掺杂区17，覆盖于第一导电类型重掺杂区17上方的电极19；所述源极20连接电容C1后与***栅相连，所述电极19连接二极管D1后与***栅相连。

进一步的，所述器件中，当第一导电类型为N型、第二导电类型为P型时，所述源极20与电容C1的负极相连，所述电极19与二极管D1正极相连，二极管D1负极、电容C1正极与***栅三者相连；当第一导电类型为P型、第二导电类型为N型时，所述源极20与电容C1的正极相连，所述电极19与二极管D1负极相连，二极管D1正极、电容C1负极与***栅三者相连。

进一步的，所述为***栅提供偏置电压的器件还包括：覆盖于第二导电类型轻掺杂区15、部分第二导电类型基区14及部分第一导电类型重掺杂区17上方的氧化层22，所述氧化层22与源极20、电极19均隔离，氧化区22上方设置栅极21。

与现有技术相比，本发明的有益效果为：

本发明提出的自偏置***栅沟槽型功率MOSFET器件，采用自偏置的方法产生***栅偏置电压，既可以改善器件的频率特性及开关损耗，又可以引入积累层导电沟道，降低器件的比导通电阻。

附图说明

图1为传统***栅深沟槽型MOSFET结构示意图。

图2是自偏置***栅沟槽型功率MOS器件的结构示意图。

图3-8是6种不同构型自偏置***栅沟槽型MOS器件结构示意图；图3是带自偏置结构的***栅反型层MOSFET，图4是带自偏置结构的缺角矩形***栅反型层MOSFET，图5是带自偏置结构的梯形***栅反型层MOSFET，图6是带自偏置结构的***栅积累层MOSFET，图7是带自偏置结构的缺角矩形***栅积累层MOSFET，图8是带自偏置结构的梯形***栅积累层MOSFET。

图9为引入超结结构的自偏置***栅反型层结构的MOSFET。

图10是为***栅提供偏置电压一种实施方式的器件结构示意图。

图11是为***栅提供偏置电压一种实施方式的器件结构示意图。

具体实施方式

下面结合附图和实施例对本发明做进一步详细说明。

实施例1

本实施例提供一种自偏置***栅沟槽型MOSFET器件，如图3所示，包括：

第一导电类型衬底1，位于第一导电类型衬底1下方的漏极7，位于第一导电类型衬底1上方的第一导电类型漂移区2，位于第一导电类型漂移区2上方的第二导电类型基区3，第二导电类型基区3中形成相邻接的第二导电类型重掺杂区4与第一导电类型重掺杂区5，覆盖于第二导电类型重掺杂区4和第一导电类型重掺杂区5上方的源极10；

与第一导电类型漂移区2、第二导电类型基区3及第一导电类型重掺杂区5均邻接的氧化区6，位于氧化区6中的控制栅极9与***栅极8；

电容C1负极板与源极10相连，二极管D1正极与控制栅极9相连，***栅极8与电容C1正极板、二极管D1负极相连。

本实施例中，第一导电类型为N型，第二导电类型为P型，所述***栅极8为矩形***栅极。另外，需要说明的是，所述***栅极8还可以采用缺角矩形***栅极，如图4所示；所述***栅极8还可以采用梯形***栅极，如图5所示。

实施例2

本实施例提供一种自偏置***栅沟槽型MOSFET器件，如图6所示，包括：

第一导电类型衬底1，位于第一导电类型衬底1下方的漏极7，位于第一导电类型衬底1上方的第一导电类型漂移区2，位于第一导电类型漂移区2上方的第二导电类型基区3，第二导电类型基区3中形成的第二导电类型重掺杂区4，跨接于第一导电类型漂移区2与第二导电类型基区3的第一导电类型重掺杂区5、且所述第一导电类型重掺杂区5与第二导电类型重掺杂区4相邻接，覆盖于第二导电类型重掺杂区4和第一导电类型重掺杂区5上方的源极10；

与第一导电类型漂移区2与第一导电类型重掺杂区5均邻接的氧化区6，位于氧化区6中的控制栅极9与***栅极8；

电容C1负极板与源极10相连，二极管D1正极与控制栅极9相连，***栅极8与电容C1正极板、二极管D1负极相连。

本实施例中，第一导电类型为N型，第二导电类型为P型，所述***栅极8为矩形***栅极。另外，需要说明的是，所述***栅极8还可以采用缺角矩形***栅极，如图7所示；所述***栅极8还可以采用梯形***栅极，如图8所示。

从工作原理上讲：图3～图8(实施例1、实施例2)所示器件结构中，由于功率器件通常工作于开关状态，因此当栅极G的控制信号相对于源极S为高电平时，二极管D1导通，控制信号通过二极管D1给电容C1充电，电容C1右端(SG端)的电位高于源极电位；当栅极G的控制信号相对于源极S为低电平(0V或为负电位)时，二极管D1反偏，电容两端的电荷不会被放电；而当下一次栅极G的控制信号相对于源极S为高电平时，电容继续被充电，如此周而复始，电容在若干个周期后被充满电容两端的电压V_SG＝V_GS-V_D1(其中V_SG即为***栅电极的电位，也为电容两端的电压；V_GS为栅源控制信中的高电平电位，V_D1为二极管的导通压降)；这样电容两端的电压V_SG，可以为***栅SG的自偏置电压；随后，在每个周期的器件开关过程中，电容C1的电荷会有极少量消耗，但每个周期又会被补充，所以电容两端的电压V_SG会有微小波动，但电容C1的值越大，这种波动越小，因此设计人员，可以根据具体情况，选择将电容C1外接还是集成于片内；当然，值得一提的是二极管D1可以完全集成于片内，因为只需占用极少芯片面积(当然也可以选择外接)；

对于图3～图5(实施例1)，器件采用的反型层导电沟道，当栅极G的控制信号相对于源极S为高电平时，p型区3靠近氧化层6的侧壁会形成反型层导电沟道，同时基于上述原理在***栅上得到自偏置电压后，会使第一导电类型掺杂区2靠近氧化区6的一侧产生大量积累层电子，从而增加器件的电流能力，有利于降低器件的比导通电阻；对于图6～图8(实施例2)，器件采用的积累层导电沟道，当栅极G的控制信号相对于源极S为高电平时，同时基于上述原理在***栅上得到自偏置电压后，控制栅和***栅上的偏置电压使第一导电类型掺杂区2靠近氧化区6的一侧的狭长区域产生积累层导电沟道，与图3-5所示结构相比，由于积累层电子迁移率比反型层沟道的高，因此，有利于降低器件的沟道导通电阻，从而进一步降低器件的比导通电阻。

实施例3

本实施例提供一种自偏置***栅沟槽型MOSFET器件，如图9所示，其与实施例1的区别在于：所述器件还包括第二导电类型掺杂区11，位于第一导电类型漂移区2中，且与第二导电类型基区3相接触，与氧化区6不接触；所述第二导电类型掺杂区11的设置即引入超结结构，通过电荷补偿原理进一步降低器件的比导通电，提升器件的优值。

同理，如图4～图8的器件中，相同位置同样可以设置第二导电类型掺杂区11，起到降低器件的比导通电阻的作用，此处不再赘述。

实施例4

本实施例提供一种为***栅提供偏置电压的器件，如图10所示，包括：包括第一导电类型衬底12，位于第一导电类型衬底12下方的漏极18，位于第一导电类型衬底12上方的第一导电类型漂移区13，位于第一导电类型漂移区13上方的相邻接的第二导电类型基区14与第二导电类型轻掺杂区15；第二导电类型基区14中形成相邻接的第二导电类型重掺杂区15与第一导电类型重掺杂区16，覆盖于第二导电类型重掺杂区15和第一导电类型重掺杂区16上方的源极20；第一导电类型轻掺杂区13中形成的第一导电类型重掺杂区17，覆盖于第一导电类型重掺杂区17上方的电极19；所述源极20与电容C1的负极相连，所述电极19与二极管D1正极相连，二极管D1负极、电容C1正极与***栅三者相连。

本实施例中，第一导电类型为N型，第二导电类型为P型；需要说明的是，当本实施例中装置与自偏置***栅沟槽型MOSFET器件连接使用时，两个器件的源极相连、漏极相连。

另外，所述为***栅提供偏置电压的器件还可以包括：覆盖于第二导电类型轻掺杂区14、部分第二导电类型基区13及部分第一导电类型重掺杂区17上方的氧化层22，所述氧化层22与源极20、电极19均隔离，氧化区22上方设置栅极21，如图11所示；当此装置与自偏置***栅沟槽型MOSFET器件连接使用时，栅极21与自偏置***栅沟槽型MOSFET器件的控制栅相连接。

本实施例中，两种器件结构与图3～图8中的二极管D1和电容C1构成的电路有相似的效果，即为***栅提供稳定的偏置电压。图10～图11所示结构中，当该器件处于耐压状态时，即D电极相对于S电极为高电压时，电极H可以获得相对于电极S的正电位(该电位可以通过调整14区P和17区N+的距离以及N1区的掺杂深度来得到合适的值)，故可通过二极管D1正向导通给电容C1充电；当即D电极与S电极的电位相接近时，电极H和S之间几乎没有电位差，此时，二极管D1反向截止，电容C1已经存储的电荷不会流失。同样地，经过若干个周期后，电容被充满电容两端的电压V_SG＝V_HS-V_D1(其中V_SG即为***栅电极的电位，也为电容两端的电压；V_HS为H电极相对于源电极S的电位差，V_D1为二极管的导通压降)；这样电容两端的电压V_SG，可以为***栅SG的自偏置电压。随后，在每个周期的器件开关过程中，电容C1的电荷会有极少量消耗，但每个周期又会被补充，所以电容两端的电压V_SG会有微小波动，但电容C1的值越大，这种波动越小，因此设计人员，可以根据具体情况，选择将电容C1外接还是集成于片内。当然，值得一提的是二极管D1可以完全集成于片内，因为只需占用极少芯片面积(当然也可以选择外接)。

另外需要说明的是，本发明实施例1～实施例4中所有器件结构中，当第一导电类型为P型、第二导电类型为N型时，仅需将二极管D1和电容C1的阳极与阴极连接方式互换；如实施例1中，即电容C1正极与源极10相连，二极管D1负极与控制栅极9相连，***栅极8与电容C1负极、二极管D1正极相连。

以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。