具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明中忆阻器电路符号及伏安特性曲线如图1所示，采用阈值型忆阻器模型，阈值型忆阻器具有高阻值和低阻值两个状态，当给忆阻器施加电压时，随着电压的变化，忆阻器在低阻态R_ON和高阻态R_OFF之间变化。设定不带黑实线的一端为正端。

图2为基于文字运算的三值忆阻全加器的原理框图，由其可以看出每个模块的连接关系。

图3为基于文字运算的三值忆阻全加器电路图。电路图中的直流电压源V_DD4、V_DD5、V_DD8和V_DD9为1V，其余的直流电压源均为2V。第四、第八、第十、第十六、第十八、第二十二与第三十四NMOS晶体管M₄、M₈、M₁₀、M₁₆、M₁₈、M₂₂与M₃₄的开启电压V_TH>1V，第三、第九、第十一、第十四、第二十六、第三十二与第三十七NMOS晶体管M₃、M₉、M₁₁、M₁₄、M₂₆、M₃₂与M₃₇的开启电压V_TH<1V。

参见图2和图3，所示为本发明实施例的基于文字运算的三值忆阻全加器电路包括加数A输入模块10、加数B输入模块20、进位C_in输入模块30、文字运算模块40、SUM输出模块50和进位C_out输出模块60；其中，所述加数A输入模块10与进位C_in输入模块30相连，用于产生文字运算模块40的输入X；所述SUM输出模块50与加数B输入模块20、文字运算模块40相连，用于实现和的输出；所述进位C_out输出模块60与文字运算模块40、SUM输出模块50相连，用于实现进位C_out的输出。

加数A输入模块10包括第一PMOS晶体管M₁、第二PMOS晶体管M₂、第三NMOS晶体管M₃、第四NMOS晶体管M₄，第一电阻R₁、第二电阻R₂、第三电阻R₃和直流电压源V_DD1；其中，第一PMOS晶体管M₁、第二PMOS晶体管M₂、第三NMOS晶体管M₃和第四NMOS晶体管M₄的栅极均连接信号输入端A；第一电阻R₁和第二电阻R₂的一端连接直流电压源V_DD1；第一电阻R₁的另一端与第一PMOS晶体管M₁的源极相连；第二电阻R₂的另一端与第三NMOS晶体管M₃的漏极相连；第一PMOS晶体管M₁的漏极连接第二PMOS晶体管M₂的源极；第二PMOS晶体管M₂的漏极连接第三电阻R₃的一端；第三NMOS晶体管M₃的源极连接第四NMOS晶体管M₄的漏极；第四NMOS晶体管M₄的源极连接第三电阻R₃的另一端并接地；输出端A¹为第一PMOS晶体管M₁与第二PMOS晶体管M₂的连接点，还为第三NMOS晶体管M₃与第四NMOS晶体管M₄的连接点。

加数B输入模块20包括第五PMOS晶体管M₅、第六NMOS晶体管M₆、第七PMOS晶体管M₇、第八NMOS晶体管M₈、第九NMOS晶体管M₉、第十NMOS晶体管M₁₀、第十一NMOS晶体管M₁₁、第十二PMOS晶体管M₁₂、第四电阻R₄、第五电阻R₅、第六电阻R₆、第七电阻R₇和直流电压源V_DD2；其中，第五PMOS晶体管M₅、第六NMOS晶体管M₆、第七PMOS晶体管M₇、第八NMOS晶体管M₈和第九NMOS晶体管M₉的栅极均连接信号输入端B；第五PMOS晶体管M₅和第十二PMOS晶体管M₁₂的源极、第四电阻R₄和第六电阻R₆的一端均连接直流电压源V_DD2；第五PMOS晶体管M₅的漏极连接第六NMOS晶体管M₆的漏极；第六NMOS晶体管M₆的源极连接第七PMOS晶体管M₇的源极；第四电阻R₄的另一端与第八NMOS晶体管M₈的漏极相连；第八NMOS晶体管M₈的源极连接第九NMOS晶体管M₉的漏极；第九NMOS晶体管M₉的源极连接第五电阻R₅的一端；第六电阻R₆的另一端与第十NMOS晶体管M₁₀的漏极相连；第十NMOS晶体管M₁₀的源极连接第十一NMOS晶体管M₁₁的漏极；第十一NMOS晶体管M₁₁的源极连接第七电阻R₇的一端；第七PMOS晶体管M₇的漏极、第五电阻R₅和第七电阻R₇的另一端接地；输出端B²为第五PMOS晶体管M₅与第六NMOS晶体管M₆的连接点、第八NMOS晶体管M₈与第九NMOS晶体管M₉的连接点；第十二PMOS晶体管M₁₂的栅极连接输出端B²；输出端B¹为第十NMOS晶体管M₁₀与第十一NMOS晶体管M₁₁的连接点，且与第十二PMOS晶体管M₁₂的漏极连接。

进位C_in输入模块30包括第十三PMOS晶体管M₁₃、第十四NMOS晶体管M₁₄、第十五PMOS晶体管M₁₅、第十六NMOS晶体管M₁₆、第十七PMOS晶体管M₁₇、第十八NMOS晶体管M₁₈，第八电阻R₈、第九电阻R₉和直流电压源V_DD3、V_DD4、V_DD5。；其中，第十三PMOS晶体管M₁₃的栅极和第十四NMOS晶体管M₁₄的栅极均连接信号输入端C_in；第十三PMOS晶体管M₁₃的源极连接信号输入端A；第十三PMOS晶体管M₁₃的漏极连接第十四NMOS晶体管M₁₄的漏极；第十四NMOS晶体管M₁₄的源极连接加数A输入模块10的输出端A¹；第十五PMOS晶体管M₁₅的栅极和第十六NMOS晶体管M₁₆的栅极均连接第十三PMOS晶体管M₁₃与第十四NMOS晶体管M₁₄的连接点；第十五PMOS晶体管M₁₅的源极和第十七PMOS晶体管M₁₇的源极连接直流电压源V_DD3；第十五PMOS晶体管M₁₅的漏极连接第十六NMOS晶体管M₁₆的漏极；第十七PMOS晶体管M₁₇的源极连接第十八NMOS晶体管M₁₈的漏极；第十六NMOS晶体管M₁₆的源极和第十八NMOS晶体管M₁₈的源极接地；第十七PMOS晶体管M₁₇的栅极、第十八NMOS晶体管M₁₈的栅极和第八电阻R₈的一端均连接第十五PMOS晶体管M₁₅与第十六NMOS晶体管M₁₆的连接点；第八电阻R₈的另一端连接直流电压源V_DD4；第九电阻R₉的一端连接第十七PMOS晶体管M₁₇与第十八NMOS晶体管M₁₈的连接点；第九电阻R₉的另一端连接直流电压源V_DD5；输出端X为第十七PMOS晶体管M₁₇与第十八NMOS晶体管M₁₈的连接点。

文字运算模块40包括第一阈值型忆阻器M_R1、第二阈值型忆阻器M_R2、第三阈值型忆阻器M_R3、第四阈值型忆阻器M_R4、第五阈值型忆阻器M_R5、第十九PMOS晶体管M₁₉、第二十NMOS晶体管M₂₀、第二十一NMOS晶体管M₂₁、第二十二NMOS晶体管M₂₂、第二十三PMOS晶体管M₂₃、第二十四NMOS晶体管M₂₄、第二十五NMOS晶体管M₂₅、第二十六NMOS晶体管M₂₆、第二十七NMOS晶体管M₂₇和直流电压源V_DD6；其中，第十九PMOS晶体管M₁₉的栅极、第二十NMOS晶体管M₂₀的栅极和第一阈值型忆阻器M_R1的正端均连接使能信号输入端CP；第十九PMOS晶体管M₁₉的漏极、第二十三PMOS晶体管M₂₃的漏极、第三阈值型忆阻器M_R3的正端、第四阈值型忆阻器M_R4的正端和第五阈值型忆阻器M_R5的正端均连接直流电压源V_DD6；第十九PMOS晶体管M₁₉的源极连接第二十NMOS晶体管M₂₀的源极；第二十NMOS晶体管M₂₀的漏极接地；第二十一NMOS晶体管M₂₁的栅极连接第十九PMOS晶体管M₁₉与第二十NMOS晶体管M₂₀的连接点；第二十一NMOS晶体管M₂₁的源极连接进位C_in输入模块30的输出端X；第二十一NMOS晶体管M₂₁的漏极、第二十二NMOS晶体管M₂₂的栅极和第二十六NMOS晶体管M₂₆的栅极均连接第一阈值型忆阻器M_R1与第二阈值型忆阻器M_R2的负端；第二阈值型忆阻器M_R2的正端接地；第二十二NMOS晶体管M₂₂的源极连接第三阈值型忆阻器M_R3的负端；第二十三PMOS晶体管M₂₃的栅极和第二十四NMOS晶体管M₂₄的栅极均连接第二十二NMOS晶体管M₂₂与第三阈值型忆阻器M_R3的连接点；第二十三PMOS晶体管M₂₃的源极连接第二十四NMOS晶体管M₂₄的漏极；第二十五NMOS晶体管M₂₅的栅极连接第二十三PMOS晶体管M₂₃与第二十四NMOS晶体管M₂₄的连接点；第二十五NMOS晶体管M₂₅的漏极连接第四阈值型忆阻器M_R4的负端；第二十二NMOS晶体管M₂₂的源极、第二十四NMOS晶体管M₂₄的源极和第二十五NMOS晶体管M₂₅的源极接地；第二十六NMOS晶体管M₂₆的漏极连接第五阈值型忆阻器M_R5的负端；第二十七NMOS晶体管M₂₇的栅极连接第二十六NMOS晶体管M₂₆与第五阈值型忆阻器M_R5的连接点；第二十六NMOS晶体管M₂₆的源极和第二十七NMOS晶体管M₂₇的源极接地；输出端⁰X⁰为第二十六NMOS晶体管M₂₆与第五阈值型忆阻器M_R5的连接点，输出端¹X¹为第二十五NMOS晶体管M₂₅与第四阈值型忆阻器M_R4的连接点，输出端²X²为第二十三PMOS晶体管M₂₃与第二十四NMOS晶体管M₂₄的连接点。

SUM输出模块50包括第二十八NMOS晶体管M₂₈、第二十九NMOS晶体管M₂₉、第三十NMOS晶体管M₃₀，第十电阻R₁₀、第十一电阻R₁₁和第十二电阻R₁₂；其中，第十电阻R₁₀的一端连接信号输入端B；第十电阻R₁₀的另一端连接第二十八NMOS晶体管M₂₈的漏极；第二十八NMOS晶体管M₂₈的栅极连接文字运算模块40的输出端⁰X⁰；第十一电阻R₁₁的一端连接加数B输入模块20的输出端B¹；第十一电阻R₁₁的另一端连接第二十九NMOS晶体管M₂₉的漏极；第二十九NMOS晶体管M₂₉的栅极连接文字运算模块40的输出端¹X¹；第十二电阻R₁₂的一端连接加数B输入模块20的输出端B²；第十二电阻R₁₂的另一端连接第三十NMOS晶体管M₃₀的漏极；第三十NMOS晶体管M₃₀的栅极连接文字运算模块40的输出端²X²；输出端SUM为第二十八NMOS晶体管M₂₈的源极、第二十九NMOS晶体管M₂₉的源极和第三十NMOS晶体管M₃₀的源极。

进位输出C_out模块包括第三十一PMOS晶体管M₃₁、第三十二NMOS晶体管M₃₂、第三十三PMOS晶体管M₃₃、第三十四NMOS晶体管M₃₄、第三十五NMOS晶体管M₃₅、第三十六NMOS晶体管M₃₆、第三十七NMOS晶体管M₃₇、第三十八NMOS晶体管M₃₈、第三十九PMOS晶体管M₃₉、第四十PMOS晶体管M₄₀，第十三电阻R₁₃、第十四电阻R₁₄、第十五电阻R₁₅、第十六电阻R₁₆、第十七电阻R₁₇、第十八电阻R₁₈和直流电压源V_DD7、V_DD8、V_DD9；其中，第三十一PMOS晶体管M₃₁的栅极、第三十二NMOS晶体管M₃₂的栅极、第三十三PMOS晶体管M₃₃的栅极和第三十四NMOS晶体管M₃₄的栅极均连接SUM输出模块50的输出端SUM；第十三电阻R₁₃的一端、第十五电阻R₁₅的一端和第三十七NMOS晶体管M₃₇的漏极分别连接直流电压源V_DD7、V_DD8、V_DD9；第十三电阻R₁₃的另一端连接第三十一PMOS晶体管M₃₁的源极；第三十一PMOS晶体管M₃₁的漏极连接第三十二NMOS晶体管M₃₂的漏极；第十四电阻R₁₄的一端与第十七电阻R₁₇的一端均连接第三十一PMOS晶体管M₃₁与第三十二NMOS晶体管M₃₂的连接点；第十四电阻R₁₄的另一端和第三十二NMOS晶体管M₃₂的源极接地；第十五电阻R₁₅的另一端连接第三十三PMOS晶体管M₃₃的源极；第三十三PMOS晶体管M₃₃的漏极连接第三十四NMOS晶体管M₃₄的漏极；第三十四NMOS晶体管M₃₄的源极连接第十六电阻R₁₆的一端；第十六电阻R₁₆的另一端接地；第十八电阻R₁₈的一端连接第三十三PMOS晶体管M₃₃与第三十四NMOS晶体管M₃₄的连接点；第十七电阻R₁₇的另一端连接第三十五NMOS晶体管M₃₅的漏极；第三十五NMOS晶体管M₃₅的栅极连接文字运算模块40的输出端¹X¹；第十八电阻R₁₈的另一端连接第三十六NMOS晶体管M₃₆的漏极；第三十六NMOS晶体管M₃₆的栅极连接文字运算模块40的输出端²X²；第三十八NMOS晶体管M₃₈的栅极和第四十PMOS晶体管M₄₀的栅极连接信号输入端A；第三十七NMOS晶体管M₃₇的栅极和第三十九PMOS晶体管M₃₉的栅极连接信号输入端C_in；第三十七NMOS晶体管M₃₇的源极连接第三十八NMOS晶体管M₃₈的漏极；第四十PMOS晶体管M₄₀的源极接地；第四十PMOS晶体管M₄₀的漏极连接第三十九PMOS晶体管M₃₉的源极；输出端C_out为第三十五NMOS晶体管M₃₅的源极、第三十六NMOS晶体管M₃₆的源极和第三十八NMOS晶体管M₃₈的源极和第三十九PMOS晶体管M₃₉的漏极。

本发明采用了模3加运算和文字运算两种运算方法。

模3加运算定义如下：

为了简单起见，本发明将模3加运算表示为x^k。

文字运算和三值与运算、三值或运算构成了完备集，定义如下：

以下是文字运算的真值表：

表一 文字运算真值表

可以根据三值全加器的真值表如下，对其进行变换。

表二 三值全加器真值表

得到采用模3加运算和文字运算的结果如下：

和：SUM＝⁰C_in ⁰(⁰A⁰·B⁰+¹A¹·B¹+²A²·B²)+¹C_in ¹(⁰A⁰·B¹+¹A¹·B²+²A²·B⁰) (3)

进位：C_out＝⁰C_in ⁰[¹A¹·SUM₁+²A²·SUM₂]+¹C_in ¹[⁰A⁰·SUM₁+¹A¹·SUM₂]+¹C_in ¹·²A²(4)

式(3)中B^k的含义：输入B分别与0、1、2进行模3加运算，如下式：

表三 模3加运算真值表

而⁰C_in ⁰代表当进位输入C_in为0时，⁰A⁰.B⁰代表当A为0时，SUM则为B⁰，以此类推。为了简化电路并实现三值全加器功能，将B⁰、B¹、B²前面的部分作为文字运算的输入，仅用一个简单的文字运算模块40就可以实现，如下式。

令

进而得到：

和：SUM＝⁰x⁰·B⁰+¹x¹·B¹+²x²·B² (7)

进位：C_out＝¹x¹·SUM₁+²x²·SUM₂+¹C_in ¹·²A² (8)

电路按照式(7)、(8)设计。

本发明每个模块的工作过程如下：

1、加数A输入模块10

加数A输入模块10实现的是将输入信号A和1进行模3加的功能。第一PMOS晶体管M₁与第二PMOS晶体管M₂的型号、开启电压均相同，第一电阻R₁与第三电阻R₃阻值相同。

(1)当输入A为低电平时，第一PMOS晶体管M₁与第二PMOS晶体管M₂导通，第三NMOS晶体管M₃与第四NMOS晶体管M₄截止，直流电压源V_DD1通过第一电阻R₁、第一PMOS晶体管M₁与第三电阻R₃、第二PMOS晶体管M₂分压，输出中间电平；

(2)当输入A为中间电平时，第一PMOS晶体管M₁与第二PMOS晶体管M₂截止，第三NMOS晶体管M₃导通，第四NMOS晶体管M₄截止，直流电源V_DD1通过第三NMOS晶体管M₃输出高电平；

(3)当输入A为高电平时，第一PMOS晶体管M₁与第二PMOS晶体管M₂截止，第三NMOS晶体管M₃与第四NMOS晶体管M₄导通，因为第四NMOS晶体管M₄接地，所以输出低电平。

综上，加数A输入模块10实现了输入信号A和1的模3加运算，表示为A¹，该结果将作为进位C_in输入模块30的部分输入信号。

2、加数B输入模块20

加数B输入模块20实现的是将输入信号B分别与1和2进行模3加运算的功能。第四电阻R₄、第五电阻R₅、第六电阻R₆和第七电阻R₇阻值相同，第八NMOS晶体管M₈与第九NMOS晶体管M₉的型号、开启电压均相同，第十NMOS晶体管M₁₀与第十一NMOS晶体管M₁₁的型号、开启电压均相同。

(1)当输入B为低电平时，第五PMOS晶体管M₅导通，第六NMOS晶体管M₆、第八NMOS晶体管M₈、第九NMOS晶体管M₉均截止，直流电压源V_DD2通过第五PMOS晶体管M₅输出为高电平，此时第十NMOS晶体管M₁₀与第十一NMOS晶体管M₁₁导通，第十二PMOS晶体管M₁₂截止，直流电源V_DD2通过第六电阻R₆、第十NMOS晶体管M₁₀与第七电阻R₇、第十一NMOS晶体管M₁₁分压，输出中间电平；

(2)当输入B为中间电平时，第五PMOS晶体管M₅截止，第六NMOS晶体管M₆导通，第七PMOS晶体管M₇截止，第八NMOS晶体管M₈截止，第九NMOS晶体管M₉导通，因为第九NMOS晶体管M₉接地，所以输出低电平。此时第十NMOS晶体管M₁₀与第十一NMOS晶体管M₁₁截止，第十二PMOS晶体管M₁₂导通，直流电源V_DD2通过第十二PMOS晶体管M₁₂输出高电平。

(3)当输入B为高电平时，第五PMOS晶体管M₅截止，第六NMOS晶体管M₆导通，第七PMOS晶体管M₇截止，第八NMOS晶体管M₈、第九NMOS晶体管M₉均导通，直流电源V_DD2通过第四电阻R₄、第八NMOS晶体管M₈与第五电阻R₅、第九NMOS晶体管M₉分压，输出中间电平。此时第十NMOS晶体管M₁₀截止，第十一NMOS晶体管M₁₁导通，第十二PMOS晶体管M₁₂截止，因为第十一NMOS晶体管M₁₁通过第七电阻R₇接地，所以输出低电平。

综上，加数B输入模块20实现了输入信号B分别与1和2进行的模3加运算，表示为B¹，B²。将输入信号B转换为两种不同的信号输出，即根据三值全加器定义，B，B¹，B²将作为SUM输出模块50的三个输入。

3、进位C_in输入模块30

此模块与加数A输入模块10相连，输入是信号A、A¹和进位输入信号C_in。在三值全加器中，进位输入信号C_in只有低电平和中间电平两种状态。

(1)当输入C_in为低电平时，第十三NMOS晶体管M₁₃导通，第十四NMOS晶体管M₁₄截止，输入信号A通过第十三NMOS晶体管M₁₃流经两级三值反相器后，输出端X便为加数A；

(2)当输入C_in为中间电平时，第十三NMOS晶体管M₁₃截止，第十四NMOS晶体管M₁₄导通，加数A输入模块10的输出端A¹通过第十四NMOS晶体管M₁₄流经两级三值反相器后，输出端X便为加数A与1的模3加信号A¹。

综上，输入信号C_in的高低分别控制信号A与A¹的输出，其功能相当于传输门，输出端X将作为文字运算模块40的输入。

4、基于忆阻器的文字运算模块40

基于忆阻器的文字运算模块40如图3所示，由5个阈值型忆阻器和9个MOS管构成，输出为⁰X⁰，¹X¹，²X²，用来控制SUM输出模块50中SUM的输出。

其中，第一阈值型忆阻器M_R1与第二阈值型忆阻器M_R2为或门单元，当输入信号CP为高电平时，第一阈值型忆阻器M_R1置为低阻态，第二阈值型忆阻器M_R2的正端接地，第二阈值型忆阻器M_R2置为高阻态，Y为高电平，第十九PMOS晶体管M₁₉与第二十NMOS晶体管M₂₀为反相器，则N为低电平，第二十一NMOS晶体管M₂₁截止，Y仅为高电平；当输入信号CP为低电平时，N为高电平，第二十一NMOS晶体管M₂₁导通，Y为输入信号X；即CP为使能信号，低电平有效。输入信号CP为低电平时，文字电路模块工作过程如下：

(1)当输入X为低电平时，第二十二NMOS晶体管M₂₂截止，第三阈值型忆阻器M_R3呈现低阻态R_ON，直流电源V_DD6通过第三阈值型忆阻器M_R3输出高电平，第二十三PMOS晶体管M₂₃截止，第二十四NMOS晶体管M₂₄导通，因为第二十四NMOS晶体管M₂₄接地，所以输出低电平；第二十六NMOS晶体管M₂₆截止，第五阈值型忆阻器M_R5呈现低阻态R_ON，直流电源V_DD6通过第五阈值型忆阻器M_R5输出高电平；第二十七NMOS晶体管M₂₇导通，因为第二十七NMOS晶体管M₂₇接地，所以输出低电平；

(2)当输入X为中间电平时，第二十二NMOS晶体管M₂₂截止，第三阈值型忆阻器M_R3呈现低阻态R_ON，直流电源V_DD6通过第三阈值型忆阻器M_R3输出高电平，第二十三PMOS晶体管M₂₃截止，第二十四NMOS晶体管M₂₄导通，因为第二十四NMOS晶体管M₂₄接地，所以输出低电平；第二十六NMOS晶体管M₂₆导通，因为第二十六NMOS晶体管M₂₆接地，所以输出低电平；第二十五NMOS晶体管M₂₅截止，第四阈值型忆阻器M_R4呈现低阻态R_ON，第二十七NMOS晶体管M₂₇截止，直流电源V_DD6通过第四阈值型忆阻器M_R4输出高电平；

(3)当输入X为高电平时，第二十二NMOS晶体管M₂₂导通，因为第二十二NMOS晶体管M₂₂接地，所以输出低电平；第二十三PMOS晶体管M₂₃导通，第二十四NMOS晶体管M₂₄截止，直流电源V_DD6通过第二十三PMOS晶体管M₂₃输出高电平；第二十六NMOS晶体管M₂₆导通，因为第二十六NMOS晶体管M₂₆接地，所以输出低电平；第二十五NMOS晶体管M₂₅导通，第二十七NMOS晶体管M₂₇截止，因为第二十五NMOS晶体管M₂₅接地，所以输出低电平。

综上，输入X为低电平时，⁰X⁰为高电平、¹X¹为低电平、²X²为低电平；输入X为中间电平时，⁰X⁰为低电平、¹X¹为高电平、²X²为低电平；输入X为高电平时，⁰X⁰为低电平、¹X¹为低电平、²X²为高电平；实现了文字运算的功能。

5、SUM输出模块50

当文字运算模块40的输出⁰X⁰为高电平时，第二十八NMOS晶体管M₂₈导通，信号B通过第二十八NMOS晶体管M₂₈输出；当文字运算模块40的输出¹X¹为高电平时，第二十九NMOS晶体管M₂₉导通，信号B¹通过第二十九NMOS晶体管M₂₉输出；当文字运算模块40的输出²X²为高电平时，第三十NMOS晶体管M₃₀导通，信号B²通过第三十NMOS晶体管M₃₀输出。

综上，SUM输出模块50实现了和信号的选择输出，根据文字运算模块40的输出⁰X⁰、¹X¹、²X²电平的高低分别输出信号B、B¹、B²。

6、进位C_out输出模块60

此模块中第十三电阻R₁₃和第十四电阻R₁₄阻值相同。

当SUM为低电平时，第三十一PMOS晶体管M₃₁导通，第三十二NMOS晶体管M₃₂截止，直流电源V_DD7通过第十三电阻R₁₃与第十四电阻R₁₄分压，输出中间电平；第三十三PMOS晶体管M₃₃导通，第三十四NMOS晶体管M₃₄截止，直流电源V_DD8通过第三十三PMOS晶体管M₃₃输出中间电平；当SUM为中间电平时，第三十一PMOS晶体管M₃₁截止，第三十二NMOS晶体管M₃₂导通，因为第三十二NMOS晶体管M₃₂接地，所以输出低电平；第三十三PMOS晶体管M₃₃导通(阈值电压为-0.5V)，第三十四NMOS晶体管M₃₄截止，直流电源V_DD8通过第三十三PMOS晶体管M₃₃输出中间电平；当SUM为高电平时，第三十一PMOS晶体管M₃₁截止，第三十二NMOS晶体管M₃₂导通，因为第三十二NMOS晶体管M₃₂接地，所以输出低电平；第三十三PMOS晶体管M₃₃导截止，第三十四NMOS晶体管M₃₄导通，因为第三十四NMOS晶体管M₃₄接地，所以输出低电平；

当文字运算模块40的输出¹X¹为高电平时，第三十五NMOS晶体管M₃₅导通，信号SUM₁通过第三十五NMOS晶体管M₃₅输出；当文字运算模块40的输出²X²为高电平时，第三十六NMOS晶体管M₃₆导通，信号SUM₂通过第三十六NMOS晶体管M₃₆输出；当加数A和进位输入C_in都为低电平时，输出C_out为低电平；当加数A为高电平，进位输入C_in为中间电平时，输出C_out为中间电平。

进位C_out输出模块60，当信号¹X¹为高电平时，C_out＝SUM₁；当信号²X²为高电平时，C_out＝SUM₂；当输入信号A和C_in均为低电平时，C_out＝0；当输入信号A为高电平，输入信号C_in为中间电平时，C_out＝1。

本发明由三值全加器定义，通过加数B输入模块20，直接产生原本与输入信号A、B、C_in有关的和信号，再通过加数A输入模块10、进位C_in输入模块30以及文字运算模块40的结合，产生控制每种和信号输出的开关信号，即⁰X⁰、¹X¹、²X²，由SUM输出模块50将已产生的和信号选择并传输出来，并产生一部分进位输出C_out信号；而进位C_out输出模块60亦相当于传输门，根据控制信号¹X¹、²X²的值，来选择C_out输出为何种信号，至此实现了三值全加器的功能。本发明设计的基于文字运算的三值忆阻全加器采用了一种新的电路设计思路，丰富了忆阻数字电路设计的方法。

应当理解，本文所述的示例性实施例是说明性的而非限制性的。尽管结合附图描述了本发明的一个或多个实施例，本领域普通技术人员应当理解，在不脱离通过所附权利要求所限定的本发明的精神和范围的情况下，可以做出各种形式和细节的改变。