具体实施方式

下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。

在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

参考图1，其示出了本申请一个示例性实施例提供的肖特基势垒器件的形成方法的流程图，如图1所示，该方法包括：

步骤101，进行第一次离子注入，在衬底中形成阱区。

参考图2，其示出了本申请一个示例性实施例提供的肖特基势垒器件的形成方法中，在衬底中形成阱区的剖面示意图。

如图2所示，本申请实施例中最终形成的重掺杂区从俯视角度观察为矩形，定义该矩形的长所在的方向为X轴，定义该矩形的宽所在的方向为Z轴，X轴、Z轴构成的平面与衬底210的表面所在的平面平行，定义衬底210的厚度所在的方向为Y轴对本申请实施例进行说明。

示例性的，如图2所示，本申请实施例中，衬底210包括碳化硅（SiC）；通过第一次离子注入后，从衬底210的表面至预定深度形成阱区211。

步骤102，在阱区上形成栅介电层。

步骤103，在栅介电层上形成多晶硅层。

参考图3，其示出了本申请一个示例性实施例提供的肖特基势垒器件的形成方法中，在衬底上依次形成栅介电层和多晶硅层的剖面示意图。

示例性的，如图3所示，可通过热氧化（thermal oxidation）工艺在阱区211上通过反应生成硅氧化物（例如，二氧化硅（SiO₂））从而形成栅介电层220，通过化学气相沉积（chemical vapor deposition，CVD）工艺（例如，等离子体增强化学气相沉积（plasmaenhanced chemical vapor deposition，PE CVD）工艺）在栅介电层220上沉积多晶硅形成多晶硅层230。

步骤104，去除第一目标区域的栅介电层和多晶硅层，剩余的多晶硅层形成器件的栅极。

参考图4，其示出了本申请一个示例性实施例提供的肖特基势垒器件的形成方法中，形成栅极的剖面示意图。

示例性的，如图4所示，步骤104包括但不限于：通过光刻工艺在衬底210上覆盖光阻，使第一目标区域的多晶硅层230暴露，第一目标区域是除栅极对应的区域以外的其它区域；进行刻蚀，去除第一目标区域的栅介电层220和多晶硅层230，使第一目标区域的阱区211暴露；去除光阻，剩余的多晶硅层230形成栅极。

步骤105，通过光刻工艺进行第二次离子注入，在栅极的两侧的阱区中分别形成第一中掺杂区和第二中掺杂区。

参考图5，其示出了本申请一个示例性实施例提供的肖特基势垒器件的形成方法中，形成第一中掺杂区和第二中掺杂区的剖面示意图。

示例性的，如图5所示，步骤105包括但不限于：通过光刻工艺覆盖光阻，使第三目标区域的阱区211暴露，第三目标区域是第一中掺杂区2131和第二中掺杂区2132对应的区域；进行第二次离子注入，在栅极230的两侧的阱区211中分别形成第一中掺杂区2131和第二中掺杂区2132。其中，在第二次离子注入中，反应气体的剂量为N×10¹⁷每立方厘米（/cm³），（0＜N＜10）。通过在第二次离子注入中，将反应气体的剂量设置为10¹⁷每立方厘米级别，能够降低器件工作时的沟道长度，抑制短沟道效应（short-channel effects）。

步骤106，在第一中掺杂区中形成肖特基金属区。

参考图6，其示出了本申请一个示例性实施例提供的肖特基势垒器件的形成方法中，在第一中掺杂区中形成肖特基金属区的剖面示意图。

可通过以下两种方式中的任一方式形成肖特基金属区2131：

（1）形成硬掩模层（图6中未示出）；通过光刻工艺覆盖光阻，使第二目标区域的硬掩模层暴露，第二目标区域是肖特基金属区2141对应的区域；进行刻蚀，刻蚀至第二目标区域的第一中掺杂区2131中的预定深度，形成第一沟槽；去除光阻；形成第一金属层，第一金属层填充第一沟槽；对第一沟槽外的第一金属层和硬掩模层进行去除，第一沟槽内的第一金属层形成肖特基金属区2131。

其中，硬掩模层可以是硅氮化物（（例如，氮化硅（SiN）））层，可通过CVD工艺（例如，PE CVD工艺）沉积硅氮化物形成硬掩模层，可通过普遍性干法刻蚀工艺对第一沟槽外的第一金属层和硬掩模层进行去除。

（2）通过光刻工艺覆盖光阻，使第二目标区域的第一中掺杂区2131暴露，第二目标区域是肖特基金属区2141对应的区域；进行刻蚀，刻蚀至第二目标区域的第一中掺杂区中的预定深度，形成第一沟槽；形成第一金属层，第一金属层填充第一沟槽；去除第一沟槽外的第一金属层，第一沟槽内的第一金属层形成肖特基金属区2131；去除光阻。

其中，可通过普遍性干法刻蚀工艺去除第一沟槽外的第一金属层。

可选的，第一金属层可以是铌（Nb）层，可通过电子束蒸发工艺形成铌层后，进行退火处理。通过将肖特基金属区设置为铌，能够降低肖特基势垒的高度，从而降低器件的导通损耗，提升器件的电学性能。

步骤107，通过光刻工艺进行第三次离子注入，在第二中掺杂区中形成重掺杂区，重掺杂区的横向尺寸小于肖特基金属区的横向尺寸。

参考图7，其示出了本申请一个示例性实施例提供的肖特基势垒器件的形成方法中，在第二中掺杂区中形成重掺杂区的剖面示意图。

示例性的，如图7所示，步骤107包括但不限于：通过光刻工艺覆盖光阻，使第四目标区域的第二中掺杂区2132暴露，第四目标区域是重掺杂区2151对应的区域；进行第三次离子注入，在第二中掺杂区2132中形成重掺杂区2151；去除光阻。

本申请实施例中，第一中掺杂区2131和第二中掺杂区2132中的杂质浓度大于阱区211中的杂质浓度，重掺杂区2151的杂质浓度大于第一中掺杂区2131和第二中掺杂区2132中的杂质浓度；第一中掺杂区2131和第二中掺杂区2132中的杂质类型和重掺杂区2151中的杂质类型相同，阱区211中的杂质类型和重掺杂区2151中的杂质类型不同。

当重掺杂区2151中的杂质类型为N（negative）型时，第一中掺杂区2131和第二中掺杂区2132中的杂质类型为N型，阱区211中的杂质类型为P（positive）型；当重掺杂区2151中的杂质类型为P型时，第一中掺杂区2131和第二中掺杂区2132中的杂质类型为P型，阱区211中的杂质类型为N型。

如图7所示，重掺杂区2151的横向尺寸（沿X轴方向的长度）w2小于肖特基金属区2141的横向尺寸w1。

如上述，本申请实施例中，通过将肖特基势垒器件的重掺杂区的横向尺寸设置为小于其肖特基金属区的横向尺寸，从而降低了器件导通时的势垒宽度，进而能够增大其隧穿电流和开态时的沟道电流，提高了器件的可靠性；同时，由于衬底中形成有中掺杂区，从而降低了器件工作时的沟道长度，抑制了短沟道效应。

参考图9，其示出了本申请一个示例性实施例提供的后段（back end of line，BEOL）结构的形成方法的流程图，该方法可以是图1实施例中步骤107之后执行的方法，该方法包括：

步骤901，在衬底上形成层间介电层（inter-layer dielectrics，ILD），层间介电层覆盖衬底、栅极和栅介电层。

示例性的，层间介电层包括低介电常数绝缘材料（介电常数k低于4的材料）。例如，层间介电层为硅氧化物（例如，二氧化硅）层，可通过CVD工艺沉积硅氧化物形成层间介电层。

可选的，可依次通过高密度等离子体化学气相沉积（high density plasmachemical vapor deposition，HDP CVD）工艺和次常压化学气相沉积（sub atmosphericpressure chemical vapor deposition，SA CVD）工艺沉积硅氧化物形成层间介电层，从而能够形成质地均匀、更加稳固的层间介电层，提高了器件的可靠性。

步骤902，在层间介电层中形成第一接触孔、第二接触孔和第三接触孔，第一接触孔的底端和栅极连接，第二接触孔的底端和肖特基金属区连接，第三接触孔的底端和重掺杂区连接。

参考图8，本申请一个示例性实施例提供的肖特基势垒器件的形成方法中，形成层间介电层和接触孔的剖面示意图。如图8所示，层间介电层250中形成有第一接触孔241、第二接触孔242和第三接触孔243，第一接触孔241的底端和栅极230连接，第二接触孔242的底端和肖特基金属区2141连接，第三接触孔243的底端和重掺杂区2151连接。

示例性的，如图8所示，步骤902包括但不限于：通过光刻工艺覆盖光阻，使第五目标区域的层间介电层250暴露，第五目标区域是第一接触孔241、第二接触孔242和第三接触孔243对应的区域；进行刻蚀，直至第五目标区域的栅极230、肖特基金属区2141和重掺杂区2151暴露，在栅极230上形成第二沟槽，在肖特基金属区2141上形成第三沟槽，在重掺杂区2151上形成第四沟槽；去除光阻；形成第二金属层，第二金属层填充第二沟槽、第三沟槽和第四沟槽；进行平坦化，去除第二沟槽、第三沟槽和第四沟槽外的第二金属层，第二沟槽内的第二金属层形成第一接触孔241，第三沟槽内的第二金属层形成第二接触孔242，第四沟槽内的第二金属层形成第三接触孔243。

若第二金属层包括钨（W），可采用CVD工艺沉积钨形成第二金属层；若第二金属层包括铝（Al），可采用物理气相沉积（physical vapor deposition，PVD）工艺沉积铝形成第二金属层；若第二金属层包括铜（Cu），可采用电镀工艺电镀铜形成第二金属层。

本申请实施例中，可通过灰化（ashing）工艺去除光阻。

参考图8，其示出了本申请一个示例性实施例提供的肖特基势垒器件的剖面图，该器件可通过上述任一方法实施例制备形成，其包括：

衬底210，从衬底210的表面至其预定深度中的区域中形成有阱区211。

栅介电层220，其形成于阱区211上。

栅极230，其形成于栅介电层220上，其两侧的阱区211中分别形成有第一中掺杂区2131和第二中掺杂区2132，第一中掺杂区2131中形成有肖特基金属区2141，第二中掺杂区2132中形成有重掺杂区2151，重掺杂区2151的横向尺寸w2小于肖特基金属区2141的横向尺寸w1。

可选的，衬底210包括碳化硅。

可选的，器件的有源区从俯视角度观察为六角形。

参考图10，其示出了本申请一个示例性实施例提供的肖特基势垒器件的衬底的俯视示意图。如图10所示，其示出了衬底210的部分区域，虚线所示的为本申请一个示例性实施例提供的肖特基势垒器件的有源区（active area，AA）200，该有源区200从俯视方向观察为六角形，通过将器件的有源区200设为六角形，能够节省衬底210的空间，增加器件的集成度。可选的，衬底210中还形成有环绕有源区设置的浅槽隔离（shallow trench isolation，STI）结构（图10中未示出），该STI结构从俯视角度观察为六角形。

可选的，肖特基金属区2141为铌层。

可选的，衬底210、栅极230和栅介电层220的表面覆盖有层间介电层250，层间介电层250中形成有第一接触孔241、第二接触孔242和第三接触孔243，第一接触孔241的底端和栅极230连接，第二接触孔242的底端和肖特基金属区2141连接，第三接触孔243的底端和重掺杂区2151连接。其中，层间介电层250包括低介电常数绝缘材料。例如，层间介电层为硅氧化物（例如，二氧化硅）层。

第一接触孔241、第二接触孔242和第三接触孔243包括钨、铝或铜。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。