具体实施方式

目前所形成的器件仍有性能不佳的问题。现以中压器件或高压器件为示例，结合一种半导体结构的形成方法分析器件性能不佳的原因。

参考图1至图3，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。

参考图1，提供基底，包括用于形成第一器件的第一区域I和用于形成第二器件的第二区域II，所述第一器件的工作电压大于所述第二器件的工作电压；在所述基底上形成位于第一区域I的多晶硅栅极11和位于第二区域II的伪栅极12，所述多晶硅栅极11和伪栅极12的顶部上还形成有栅极掩膜层13。

参考图2，在所述多晶硅栅极11两侧的第一区域I的基底中、以及在所述伪栅极12两侧的第二区域II的基底中形成源漏掺杂区14；在所述源漏掺杂区14的顶面形成源漏硅化物层15；形成源漏硅化物层15的步骤包括：形成保形覆盖所述源漏掺杂区14、所述多晶硅栅极11和伪栅极12的侧壁、所述栅极掩膜层13的金属层(图未示)；进行退火处理，使所述金属层与部分厚度的源漏掺杂区14反应，转化为源漏硅化物层15。

参考图3，在所述多晶硅栅极11、伪栅极12和栅极掩膜层13侧部的基底上形成覆盖源漏硅化物层15的层间介质层16。

其中，第二区域II用于形成第二器件，第二器件通常为逻辑器件；第一区域II用于形成第一器件，第一器件通常为中压器件或高压器件。第一器件使用伪栅极，后续在伪栅极的位置处形成金属栅极。

上述形成方法中，在形成源漏硅化物层15的过程中，所述多晶硅栅极11顶部上还保留有所述栅极掩膜层13，所述多晶硅栅极11的顶面未暴露在自对准硅化物工艺中，因此，所述金属层不会与多晶硅栅极11的顶面相接触，相应地，在进行退火处理的步骤中，也不会在所述多晶硅栅极11的顶面形成栅极硅化物层。后续步骤还包括：形成与所述多晶硅栅极11相接触的栅极接触孔插塞，所述栅极接触孔插塞的材料通常为金属材料，栅极接触孔插塞与多晶硅栅极11之间没有栅极硅化物层，这容易导致栅极接触孔插塞与多晶硅栅极11之间的接触电阻过大，进而容易降低中压器件或高压器件的性能。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成第一器件的第一区域和用于形成第二器件的第二区域，所述第一器件的工作电压大于所述第二器件的工作电压；形成位于所述第一区域的基底上的多晶硅栅极、位于所述第二区域的基底上的金属栅极、以及位于所述多晶硅栅极和金属栅极侧部的基底上的层间介质层，所述层间介质层露出所述多晶硅栅极和金属栅极的顶面；在所述第二区域的层间介质层上形成覆盖所述金属栅极的保护层，所述保护层露出所述多晶硅栅极；形成保护层后，在所述多晶硅栅极的顶面形成栅极硅化物层。

本发明实施例提供的半导体结构的形成方法中，在形成所述多晶硅栅极、金属栅极和层间介质层后，在所述第二区域的层间介质层上形成覆盖所述金属栅极的保护层，所述保护层露出所述多晶硅栅极；形成保护层后，在所述多晶硅栅极的顶面形成栅极硅化物层；也就是说，通过在形成金属栅极之后、再在多晶硅栅极的顶面形成栅极硅化层的做法，使得栅极硅化物层能够形成在所述多晶硅栅极的顶面，相应地，后续形成与所述多晶硅栅极电连接的栅极接触孔插塞的过程中，所述栅极硅化物层位于栅极接触孔插塞与多晶硅栅极之间，有利于增加所述栅极接触孔插塞与多晶硅栅极之间的粘附性、以及降低栅极接触孔插塞与多晶硅栅极之间的接触电阻，进而有利于提高半导体结构的性能；而且，本发明实施例通过在所述第二区域的层间介质层上形成覆盖金属栅极的保护层，所述保护层能够对金属栅极起到保护的作用，有利于降低金属栅极受损的几率、以及降低形成栅极硅化物层的工艺过程对金属栅极的影响。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。

参考图4，提供基底100，包括用于形成第一器件的第一区域I和用于形成第二器件的第二区域II，所述第一器件的工作电压大于所述第二器件的工作电压。

所述基底100用于后续工艺制程提供平台。

本实施例中，所述第一区域I用于形成第一器件，所述第二区域II用于形成第二器件，第一器件的工作电压大于第二器件的工作电压。

具体地，所述第一器件为逻辑器件，所述第二器件为中压器件或高压器件。逻辑器件的工作电压通常较低、工作频率较高，而中压器件或高压器件的工作电压高于所述逻辑器件的工作电压，中压器件或高压器件通常具有较高的耐压能力。本实施例中，所述中压器件或高压器件的工作电压至少为3V。其中，中压器件通常指的是工作电压为3V至10V的器件，高压器件的工作电压大于10V。

作为一种示例，所述第二区域II包括NMOS区(未标示)和PMOS区(未标示)。

本实施例中，所述基底100为平面型基底。

本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。

本实施例中，所述基底100中还形成沟槽(图未示)，所述沟槽中形成有隔离结构105。所述沟槽为形成隔离结构105提供空间位置。

本实施例中，通过对所述基底100进行刻蚀形成所述沟槽，从而定义基底100上的有源区(Active Area，AA)和隔离区。具体地，所述基底100中形成有多个相隔离的沟槽，被所述沟槽相隔离的基底100用于作为有源区。

隔离结构105用于隔离相邻的器件。

本实施例中，所述隔离结构105的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他介电材料。

结合参考图4至图9，形成位于所述第一区域I的基底100上的多晶硅栅极110、位于所述第二区域II的基底100上的金属栅极160、以及位于所述多晶硅栅极110和金属栅极160侧部的基底100上的层间介质层150，所述层间介质层150露出所述多晶硅栅极110和金属栅极160的顶面。

第一器件的工作电压大于第二器件的工作电压，第一器件通常为耐压能力较高的器件，第二器件通常为工作电压较低的器件。例如：第一器件为中压或高压器件，第二器件为逻辑器件，第二器件的工作频率大于第一器件的工作频率，第二器件的性能要求高于第一器件。因此，通过在第一区域I形成多晶硅栅极110、在第二区域II形成金属栅极160，有利于使第一器件的工作电压较大，且有利于降低工艺成本，同时有利于使第二器件具有较低的工作电压，且使第二器件的性能满足设计的要求。

所述多晶硅栅极110和金属栅极160均为器件栅极，在器件工作时，所述多晶硅栅极110用于控制第一器件的导电沟道的开启或关断，所述金属栅极160用于控制第二器件的导电沟道的开启或关断。

所述多晶硅栅极110的材料为多晶硅。

所述金属栅极160包括高k栅介质层(图未示)、位于高k栅介质层上的功函数层(图未示)、以及位于所述功函数层上的栅电极层(图未示)。

所述高k栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，高k栅介质层的材料为HfO₂。在其他实施例，高k栅介质层的材料还可以选自ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al₂O₃等。

功函数层用于调节所形成晶体管的阈值电压。当形成PMOS时，功函数层为P型功函数层，P型功函数层的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。当形成NMOS时，功函数层为N型功函数层，P型功函数层的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。

栅电极层用于使金属栅极与外部电路或其他互连结构之间实现电连接。本实施例中，栅电极层的材料为Al。在其他实施例中，栅电极层的材料还可以为W、Cu、Ag、Au、Pt、Ni或Ti等材料。

层间介质层150于隔离相邻器件。

层间介质层150的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层150的材料为氧化硅。

作为一种示例，形成所述多晶硅栅极110、金属栅极160以及层间介质层150的步骤包括：

如图4所示，在所述基底100上形成位于第一区域I的多晶硅栅极110和位于第二区域II的伪栅极115，所述多晶硅栅极110和伪栅极115的顶部上还形成有栅极掩膜层120。

所述伪栅极115用于后续在第二区域II形成金属栅极占据空间位置。

本实施例中，所述伪栅极115的材料与所述多晶硅栅极110的材料相同，所述伪栅极115的材料为多晶硅。

所述栅极掩膜层120用于作为形成多晶硅栅极110和伪栅极115的刻蚀掩膜。

本实施例中，所述栅极掩膜层120的材料为氮化硅。

本实施例中，形成所述多晶硅栅极110和伪栅极115的步骤包括：在所述基底100上形成栅极材料层(图未示)；在所述栅极材料层上形成所述栅极掩膜层120；以所述栅极掩膜层120为掩膜，刻蚀所述栅极材料层，剩余位于第一区域I基底100的部分栅极材料层作为所述多晶硅栅极110，剩余位于第二区域II基底100的部分栅极材料层作为所述伪栅极115。

本实施例中，所述半导体结构的形成方法还包括：在形成多晶硅栅极110和伪栅极115之前，在所述隔离结构105露出的基底100上形成栅氧化层101。

栅氧化层101用于隔离所述多晶硅栅极110与所述基底100、以及隔离后续的金属栅极与所述基底100。所述栅氧化层101的材料包括氧化硅或氮氧化硅。

需要说明的是，所述第一器件的工作电压大于所述第二器件的工作电压，为了提高第一器件的可靠性(例如：增大击穿电压)，本实施例中，所述第一区域I的栅氧化层101的厚度大于所述第二区域II的栅氧化层101的厚度。

本实施例中，所述半导体结构的形成方法还包括：在所述多晶硅栅极110和伪栅极115的侧壁上形成侧墙(图未示)。所述侧墙用于保护所述多晶硅栅极110和伪栅极115的侧壁，所述侧墙还用于定义后续源漏掺杂区的形成区域。

侧墙的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种，侧墙为单层结构或叠层结构。

作为一种示例，侧墙为叠层结构，侧墙包括位于多晶硅栅极110侧壁上的第一侧墙以及位于第一侧墙侧壁上的第二侧墙，第一侧墙的材料为氧化硅，第二侧墙的材料为氮化硅。

后续步骤还包括：在多晶硅栅极110、伪栅极115和栅极掩膜层120侧部的基底100上形成层间介质层。

如图5所示，本实施例中，在所述基底100上形成位于第一区域I的所述多晶硅栅极110和位于第二区域II的伪栅极115之后，在形成所述层间介质层之前，所述半导体结构的形成方法还包括：在所述多晶硅栅极110两侧的第一区域I的基底100中、以及在所述伪栅极115两侧的第二区域II的基底100中形成源漏掺杂区130；在所述源漏掺杂区130的顶面形成源漏硅化物层135。

在器件工作时，所述源漏掺杂区130用于为沟道提供应力，从而提高载流子的迁移率。

当形成NMOS晶体管时，所述源漏掺杂区130包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂区130包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。

所述源漏硅化物层135用于提高源漏掺杂区130与后续的源漏接触孔插塞之间的粘附性、以及减小源漏掺杂区与源漏接触孔插塞之间的接触电阻，从而有利于提高所述源漏掺杂区与源漏接触孔插塞之间的接触性能。

本实施例中，所述源漏硅化物层135的材料包括TiSi、NiSi、CoSi或NiPtSi等材料。

本实施例中，采用自对准硅化物工艺形成所述源漏硅化物层135。作为一种示例，形成所述源漏硅化物层135的步骤包括：在所述源漏掺杂区135上形成金属层，金属层还位于所述隔离结构105、侧墙的侧壁、栅极掩膜层120的顶部和侧壁上；进行退火处理，使与所述源漏掺杂区135相接触的金属层和部分厚度的源漏掺杂区135转化为所述源漏硅化物层135。

其中，由于所述多晶硅栅极110的顶部上还形成有所述栅极掩膜层120，因此，在形成金属层的步骤中，金属层不会形成在所述多晶硅栅极110的顶部，相应地，在进行退火处理的过程中，也不会在所述多晶硅栅极110的顶面形成金属硅化物层。

如图6和图7所示，在所述多晶硅栅极110和伪栅极115侧部的基底100上形成层间介质层150；形成层间介质层150的步骤包括：在所述基底100上形成初始介质层145，初始介质层145覆盖所述栅极掩膜层120；采用平坦化工艺，去除高于所述多晶硅栅极110和伪栅极115顶面的所述初始介质层145以及所述栅极掩膜层120，剩余的所述初始介质层145作为所述层间介质层150。

本实施例中，在形成层间介质层150的过程中，采用平坦化工艺，去除高于所述多晶硅栅极110顶面的初始介质层145、以及所述栅极掩膜层120，有利于提高工艺兼容性和工艺整合度。

去除栅极掩膜层120，暴露出所述伪栅极115的顶面，为后续去除所述伪栅极115做准备；去除栅极掩膜层120还暴露出多晶硅栅极110的顶面，为后续在多晶硅栅极110的顶面形成栅极硅化物层做准备。

本实施例中，形成初始介质层145的工艺包括化学气相沉积工艺等沉积工艺。

本实施例中，采用平坦化工艺，例如：化学机械研磨工艺，去除高于所述多晶硅栅极110顶面的所述初始介质层145、以及所述栅极掩膜层120。化学机械研磨工艺是表面全局平坦化技术中的一种，有利于提高层间介质层150的顶面平坦度，有利于为后续工艺提供平坦的表面。

本实施例中，形成所述层间介质层150的步骤中，所述层间介质层150覆盖所述源漏硅化物层135。

需要说明的是，本实施例中，在形成所述源漏硅化物层135后，形成所述层间介质层150之前，所述半导体结构的形成方法还包括：形成保形覆盖所述基底100、隔离结构105、以及多晶硅栅极110和伪栅极115的侧壁、栅极掩膜层120的顶面的刻蚀停止层140。

所述刻蚀停止层140用于在后续形成源漏接触孔的步骤中，定义刻蚀的停止位置，从而减小对源漏掺杂区的损伤。

本实施例中，所述刻蚀停止层140的材料为氮化硅。

其中，在形成初始介质层145的步骤中，初始介质层145覆盖所述刻蚀停止层140。相应地，在去除高于所述多晶硅栅极110和伪栅极115顶面的所述初始介质层145以及所述栅极掩膜层120的步骤中，去除位于所述栅极掩膜层120上的刻蚀停止层140。

如图8所示，去除所述第二区域II的伪栅极115，在所述第二区域II的层间介质层150中形成栅极开口10。

栅极开口10用于为在第二区域II形成金属栅极提供空间。

本实施例中，采用干法刻蚀和湿法刻蚀中的一种或两种工艺，去除第二区域II的伪栅极115。

如图9所示，在所述栅极开口10中形成所述金属栅极160。

本实施例中，形成所述金属栅极160的步骤包括：形成填充于所述栅极开口10中且位于层间介质层150上的金属栅极材料层(图未示)；采用平坦化工艺，去除位于所述层间介质层150上的金属栅极材料层。

本实施例中，形成金属栅极材料层的工艺包括化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺和电化学镀工艺中的一种或多种工艺。

本实施例中，所述平坦化工艺包括化学机械研磨工艺。化学机械研磨工艺是表面全局平坦化技术中的一种，有利于提高层间介质层150、金属栅极160、多晶硅栅极110的顶面平坦度，有利于为后续形成保护层提供平坦的表面，相应有利于提高保护层的薄膜质量，而且，形成保护层的过程包括进行图形化的步骤，平坦化后的表面有利于使得图形化的掩膜图案的成型更加容易。

需要说明的是，以上形成多晶硅栅极、金属栅极以及层间介质层仅作为一种示例。但是，本发明形成多晶硅栅极、金属栅极以及层间介质层的步骤不仅限于此。例如：在其他实施例中，形成所述多晶硅栅极、金属栅极以及层间介质层的步骤包括：在所述基底上形成位于第一区域的所述多晶硅栅极和位于第二区域的伪栅极，所述多晶硅栅极和伪栅极的顶部上还形成有栅极掩膜层；在所述多晶硅栅极和伪栅极侧部的基底上形成所述层间介质层；去除所述第二区域的栅极掩膜层和伪栅极，在所述第二区域的层间介质层中形成栅极开口；在所述栅极开口中形成所述金属栅极；形成所述金属栅极的步骤包括：形成填充于所述栅极开口中且位于层间介质层上的金属栅极材料层；采用平坦化工艺，去除高于所述多晶硅栅极顶面的金属栅极材料层和层间介质层、以及所述第一区域的栅极掩膜层。

其中，在形成金属栅极的过程中，采用平坦化工艺，去除高于所述多晶硅栅极顶面的金属栅极材料层和层间介质层、以及所述第一区域的栅极掩膜层，有利于提高工艺兼容性和工艺整合度；而且，去除所述第一区域的栅极掩膜层，从而暴露出所述多晶硅栅极的顶面，为后续形成栅极硅化物层做准备。

具体地，所述平坦化工艺包括化学机械研磨工艺。

参考图10至图11，在所述第二区域II的层间介质层150上形成覆盖所述金属栅极160的保护层170，所述保护层170露出所述多晶硅栅极110。

本发明实施例通过在第二区域II的层间介质层150上形成覆盖所述金属栅极160的保护层170，所述保护层170能够对金属栅极160起到保护的作用，有利于降低金属栅极160在后续工艺中受损的几率、以及降低形成栅极硅化物层的工艺过程对金属栅极160的影响，进而有利于提高工艺兼容性。

而且，本实施例中，保护层170覆盖所述金属栅极160，还有利于防止所述金属栅极160暴露在后续的工艺环境中而产生金属污染的问题。

本实施例中，所述保护层170的材料为介电材料。通过使所述保护层170的材料为介电材料，有利于减小保护层170的形成工艺对半导体结构的电学性能或绝缘性能的影响，而且，能够使保护层170保留在半导体结构中，从而省去了去除保护层170的步骤，有利于简化工艺步骤。

所述保护层170的材料包括氧化硅或氮化硅。作为一种示例，所述保护层170的材料为氧化硅。氧化硅为半导体工艺中常用的介电材料，有利于提高工艺兼容性以及节约成本，而且，氧化硅与其他膜层之间的界面接触性能较好，例如：氧化硅与其他膜层之间的粘附性较高，形成保护层170的过程包括进行图形化的步骤，氧化硅与图形化掩膜的材料(例如：光刻胶)之间的黏附性较高，从而使得图形化的掩膜易于形成，有利于降低形成保护层170的难度。

需要说明的是，形成所述保护层170的步骤中，所述保护层170的厚度不宜过小，也不宜过大。后续在多晶硅栅极110的顶面形成栅极硅化物层包括进行清洗处理的过程，如果所述保护层170的厚度过小，保护层170容易在所述清洗处理的过程中被损耗，进而容易降低保护层170对金属栅极160的保护效果；由于本实施例中将保护层170保留在半导体结构中，如果所述保护层170的厚度过大，则第一区域I的膜层顶面与第二区域II的膜层顶面的高度差过大，容易对后续的工艺制程产生影响，例如：后续制程包括在层间介质层中形成露出源漏硅化物层135的源漏接触孔、以及在多晶硅栅极110的上方形成栅极接触孔，第一区域I的膜层顶面与第二区域II的膜层顶面的高度差过大，容易影响形成源漏接触孔或栅极接触孔的对准和曝光等过程的精度，进而容易降低工艺兼容性。为此，本实施例中，形成所述保护层170的步骤中，所述保护层170的厚度为15nm至50nm。

本实施例中，形成所述保护层170的步骤包括：在所述层间介质层150上形成覆盖所述多晶硅栅极110和金属栅极160的保护材料层165；去除位于所述第一区域I的保护材料层165，形成所述保护层170。

本实施例中，采用沉积工艺形成所述保护材料层165，所述沉积工艺的工艺温度低于450℃。所述沉积工艺的温度较低，有利于减小对所述金属栅极160的影响，例如：有利于降低所述金属栅极160在高温下发生扩散而产生缺陷的概率。

具体地，形成所述保护材料层165的工艺包括化学气相沉积工艺或热氧化工艺。

本实施例中，去除位于所述第一区域I的保护材料层165的步骤包括：在所述第二区域II的保护材料层165上形成掩膜层161；以所述掩膜层161为掩膜，去除所述第一区域I的保护材料层165，形成所述保护层170。

本实施例中，所述掩膜层161的材料包括光刻胶，所述掩膜层161能够通过光刻胶涂覆、曝光、显影等光刻工艺形成。

本实施例中，采用干法刻蚀工艺，去除位于所述第一区域I的保护材料层165。

形成保护层170后，去除所述掩膜层161。去除掩膜层161的工艺包括灰化和湿法去胶中的一种或两种工艺。

参考图12，形成保护层后170，在所述多晶硅栅极110的顶面形成栅极硅化物层180。

通过在形成金属栅极160之后、再在多晶硅栅极110的顶面形成栅极硅化层180的做法，使得栅极硅化物层180能够形成在所述多晶硅栅极110的顶面，相应地，后续形成与所述多晶硅栅极110电连接的栅极接触孔插塞的过程中，所述栅极硅化物层180位于栅极接触孔插塞与多晶硅栅极110之间，有利于增加所述栅极接触孔插塞与多晶硅栅极110之间的粘附性、以及降低栅极接触孔插塞与多晶硅栅极110之间的接触电阻，进而有利于提高半导体结构的性能；而且，本发明实施例通过在所述第二区域II的层间介质层150上形成覆盖金属栅极160的保护层170，所述保护层170能够对金属栅极160起到保护的作用，有利于降低金属栅极160受损的几率、以及降低形成栅极硅化物层180的工艺过程对金属栅极160的影响。

所述栅极硅化物层180的材料包括TiSi、NiSi、CoSi或NiPtSi等材料。本实施例中，所述栅极硅化物层180的材料为NiPtSi。由于NiPt-Salicide工艺技术的RTA工艺温度较低，通过选用NiPtSi材料作为栅极硅化物层180的材料，有利于进一步减小对金属栅极160的影响。

作为一种示例，形成所述栅极硅化物层180的步骤包括：形成覆盖所述保护层170和多晶硅栅极110、第一区域I的层间介质层150的金属层(图未示)；在所述金属层上形成覆盖层(图未示)；在形成所述覆盖层后，进行退火处理，使和所述多晶硅栅极110接触的金属层与部分厚度的多晶硅栅极110转化为所述栅极硅化物层180；去除所述覆盖层、以及位于所述保护层170和层间介质层150上的金属层。

所述金属层的材料包括Ti、Ni、Co或NiPt。本实施例中，所述金属层的材料为NiPt。

本实施例中，采用物理气相沉积工艺(PVD)形成所述金属层。

所述覆盖层位于所述金属层上，用于保护所述金属层。所述覆盖层还用于防止所述金属层在退火处理的过程中发生流动而导致栅极硅化物层的厚度均一性低、电阻值局部不均匀的问题。

本实施例中，所述覆盖层的材料包括TiN。

本实施例中，采用物理气相沉积工艺，形成所述覆盖层。

本实施例中，为降低形成栅极硅化物层的过程对金属栅极160的影响，所述退火处理的退火温度较低，例如：所述退火处理的退火温度低于450℃。

同时，所述退火处理的退火时间也不宜过长，本实施例中，退火时间为20S(秒)至80S。

本实施例中，所述退火处理的工艺包括动态表面退火(Dynamic Surface Anneal，DSA)工艺、快速热退火工艺或激光退火工艺。

本实施例中，由于金属层不会与所述保护层170或层间介质层150发生反应，因此，在进行退火处理后，能够选择性地去除所述覆盖层、以及位于所述保护层170和层间介质层150上的金属层，从而有利于防止所述覆盖层和金属层桥接造成电路短路的问题。

具体地，本实施例中，采用湿法刻蚀工艺，去除所述覆盖层、以及位于所述保护层170和层间介质层150上的金属层。

本实施例中，形成所述栅极硅化物层180的步骤还包括：在形成所述金属层之前，对所述多晶硅栅极110的顶面进行清洗处理。

通过对多晶硅栅极110的顶面进行清洗处理，从而去除所述多晶硅栅极110顶面的自然氧化层，以使后续的金属层能够与多晶硅栅极110的清洁表面接触，更易于形成栅极硅化物层，有利于提高栅极硅化物层的形成质量。

本实施例中，采用湿法刻蚀工艺，对多晶硅栅极110的顶面进行清洗处理。具体地，依次采用NH₄OH和HF溶液对所述多晶硅栅极110的顶面进行清洗处理。

相应的，本发明还提供一种半导体结构。参考图12，示出了本发明半导体结构一实施例的结构示意图。

所述半导体结构包括：基底100，包括用于形成第一器件的第一区域I和用于形成第二器件的第二区域II，所述第一器件的工作电压大于所述第二器件的工作电压；多晶硅栅极110，位于所述第一区域I的基底100上；金属栅极160，位于所述第二区域II的基底100上；层间介质层150，位于所述多晶硅栅极110和金属栅极160侧部的基底100上；保护层170，位于所述第二区域I的层间介质层150上且覆盖所述金属栅极160，所述保护层170露出所述多晶硅栅极110；栅极硅化物层180，位于所述多晶硅栅极110的顶面。

本实施例中，多晶硅栅极110的顶面上还设置有栅极硅化层180，相应地，后续形成与所述多晶硅栅极110电连接的栅极接触孔插塞的过程中，所述栅极硅化物层180位于栅极接触孔插塞与多晶硅栅极110之间，有利于增加所述栅极接触孔插塞与多晶硅栅极110之间的粘附性、以及降低栅极接触孔插塞与多晶硅栅极110之间的接触电阻，进而有利于提高半导体结构的性能；而且，本发明实施例通过设置位于所述第二区域II的层间介质层150上且覆盖金属栅极160的保护层170，所述保护层170能够对金属栅极160起到保护的作用，有利于降低金属栅极160受损的几率、以及降低形成栅极硅化物层180的工艺过程对金属栅极160的影响。

所述基底100用于为形成半导体结构提供工艺平台。

本实施例中，所述第一区域I用于形成第一器件，所述第二区域II用于形成第二器件，第一器件的工作电压大于第二器件的工作电压。

具体地，本实施例中，所述第一器件为逻辑器件，所述第二器件为中压器件或高压器件。逻辑器件的工作电压通常较低、工作频率较高，而中压器件或高压器件通常具有较高的耐压能力，中压器件或高压器件的工作电压高于所述逻辑器件的工作电压。本实施例中，所述中压器件或高压器件的工作电压至少为3V。其中，中压器件通常指的是工作电压为3V至10V的器件，高压器件是指工作电压大于10V的器件。

作为一种示例，所述第二区域II包括NMOS区(未标示)和PMOS区(未标示)。

本实施例中，所述基底100为平面型基底。

本实施例中，所述基底100为硅衬底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。

本实施例中，所述基底100中还形成沟槽(图未示)，所述沟槽中形成有隔离结构105。所述沟槽为形成隔离结构105提供空间位置。

本实施例中，通过对所述基底100进行刻蚀形成所述沟槽，从而定义基底100上的有源区(Active Area)和隔离区。具体地，所述基底100中形成有多个相隔离的沟槽，被所述沟槽相隔离的基底100用于作为有源区。

隔离结构105用于隔离相邻的器件。

本实施例中，所述隔离结构105的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以是氮化硅或氮氧化硅等其他介电材料。

第一器件的工作电压大于第二器件的工作电压，第一器件通常为耐压能力较高的器件，第二器件通常为工作电压较低的器件。例如：第一器件为中压或高压器件，第二器件为逻辑器件，第二器件的工作频率大于第一器件的工作频率，第二器件的性能要求高于第一器件。因此，通过在第一区域I形成多晶硅栅极110、在第二区域II形成金属栅极160，有利于使第一器件的工作电压较大，且有利于降低工艺成本，同时有利于使第二器件具有较低的工作电压，且使第二器件的性能满足设计的要求。

所述多晶硅栅极110和金属栅极160均为器件栅极，在器件工作时，所述多晶硅栅极110用于控制第一器件的导电沟道的开启或关断，所述金属栅极160用于控制第二器件的导电沟道的开启或关断。

所述多晶硅栅极110的材料为多晶硅。

所述金属栅极包括高k栅介质层(图未示)、位于高k栅介质层上的功函数层(图未示)、以及位于所述功函数层上的栅电极层(图未示)。

所述高k栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，高k栅介质层的材料为HfO₂。在其他实施例，高k栅介质层的材料还可以选自ZrO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al₂O₃等。

功函数层用于调节所形成晶体管的阈值电压。当形成PMOS时，功函数层为P型功函数层，P型功函数层的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种。当形成NMOS时，功函数层为N型功函数层，P型功函数层的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。

栅电极层用于使金属栅极160与外部电路或其他互连结构之间实现电连接。本实施例中，栅电极层的材料为Al。在其他实施例中，栅电极层的材料还可以为W、Cu、Ag、Au、Pt、Ni或Ti等材料。

本实施例中，所述半导体结构还包括：栅氧化层101，位于所述多晶硅栅极110与基底100之间、以及位于所述金属栅极160与基底100之间。

栅氧化层101用于隔离所述多晶硅栅极110与所述基底100、以及隔离金属栅极160与所述基底100。所述栅氧化层101的材料包括氧化硅或氮氧化硅。

需要说明的是，所述第一器件的工作电压大于所述第二器件的工作电压，为了提高第一器件的可靠性(例如：增大击穿电压)，本实施例中，所述第一区域I的栅氧化层101的厚度大于所述第二区域II的栅氧化层101的厚度。

本实施例中，所述半导体结构还包括：位于多晶硅栅极110和金属栅极160的侧壁上的侧墙(图未示)。所述侧墙用于保护所述多晶硅栅极110和金属栅极160的侧壁，所述侧墙还用于定义源漏掺杂区的形成区域。

作为一种示例，侧墙为叠层结构，侧墙包括位于多晶硅栅极110侧壁上的第一侧墙以及位于第一侧墙侧壁上的第二侧墙，第一侧墙的材料为氧化硅，第二侧墙的材料为氮化硅。

本实施例中，所述半导体结构还包括：源漏掺杂区130，位于所述多晶硅栅极110两侧的第一区域I的基底100中、以及所述金属栅极160两侧的第二区域II的基底100中；源漏硅化物层135，位于所述源漏掺杂区130的顶面。

在器件工作时，所述源漏掺杂区130用于为沟道提供应力，从而提高载流子的迁移率。

当形成NMOS晶体管时，所述源漏掺杂区130包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂区130包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。

所述源漏硅化物层135用于提高源漏掺杂区130与后续的源漏接触孔插塞之间的粘附性、以及减小源漏掺杂区130与源漏接触孔插塞之间的接触电阻，从而有利于提高所述源漏掺杂区130与源漏接触孔插塞之间的接触性能。

本实施例中，所述源漏硅化物层135的材料包括TiSi、NiSi、CoSi或NiPtSi等材料。

层间介质层150于隔离相邻器件。所述层间介质层150覆盖所述源漏硅化物层135。

层间介质层150的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层150的材料为氧化硅。

本实施例中，所述半导体结构还包括：刻蚀停止层140，位于所述隔离结构105与层间介质层150之间、源漏硅化物层135与层间介质层150之间、多晶硅栅极110侧壁与层间介质层150之间、以及金属栅极160侧壁与层间介质层150之间。

所述刻蚀停止层140用于在后续形成源漏接触孔的步骤中，定义刻蚀的停止位置，从而减小对源漏掺杂区130的损伤。

本实施例中，所述刻蚀停止层140的材料为氮化硅。

本发明实施例通过设置位于第二区域II的层间介质层150上且覆盖所述金属栅极160的保护层170，所述保护层170能够对金属栅极160起到保护的作用，有利于降低金属栅极160受损的几率、以及降低形成栅极硅化物层180的工艺过程对金属栅极160的影响，进而有利于提高工艺兼容性。

而且，本实施例中，保护层170覆盖所述金属栅极160，还有利于防止所述金属栅极160暴露在工艺环境中而产生金属污染的问题。

本实施例中，所述保护层170的材料为介电材料。通过使所述保护层170的材料为介电材料，有利于减小保护层170的形成工艺对半导体结构的电学性能或绝缘性能的影响，而且，能够使保护层170保留在半导体结构中，从而省去了去除保护层170的步骤，有利于简化工艺步骤。

所述保护层170的材料包括氧化硅或氮化硅。作为一种示例，所述保护层170的材料为氧化硅。其中，氧化硅为半导体工艺中常用的介电材料，有利于提高工艺兼容性以及节约成本，而且，氧化硅与其他膜层之间的界面接触性能较好，例如：氧化硅与其他膜层之间的粘附性较高，形成保护层170的过程包括进行图形化的步骤，氧化硅与图形化掩膜的材料(例如：光刻胶)之间的黏附性较高，从而使得图形化的掩膜易于形成，有利于降低形成保护层170的难度。

需要说明的是，所述保护层170的厚度不宜过小，也不宜过大。后续在多晶硅栅极110的顶面形成栅极硅化物层180包括进行清洗处理的过程，如果所述保护层170的厚度过小，保护层170容易在所述清洗处理的过程中被损耗，进而容易降低保护层170对金属栅极160的保护效果；由于本实施例中将保护层170保留在半导体结构中，如果所述保护层170的厚度过大，则第一区域I的膜层顶面与第二区域II的膜层顶面的高度差过大，容易对后续的工艺制程产生影响，例如：后续制程包括在层间介质层150中形成露出源漏硅化物层135的源漏接触孔、以及在多晶硅栅极110的上方形成栅极接触孔，第一区域I的膜层顶面与第二区域II的膜层顶面的高度差过大，容易影响形成源漏接触孔或栅极接触孔的对准和曝光等过程的精度，进而容易降低工艺兼容性。为此，本实施例中，所述保护层170的厚度为15nm至50nm。

所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。