一种降低mosfet衬底电阻的制作方法及其器件
阅读说明：本技术 一种降低mosfet衬底电阻的制作方法及其器件 (Manufacturing method and device for reducing MOSFET substrate resistance ) 是由 何昌 于 2021-08-18 设计创作，主要内容包括：本发明涉及一种降低MOSFET衬底电阻的制作方法及其器件,提供一半导体衬底,所述衬底上设有外延片,在所述外延片上进行沟槽刻蚀形成第一沟槽；在所述外延片及第一沟槽内表面生长一层栅极氧化层,并在栅极氧化层上表面沉积一绝缘介质层；通过淀积向所述第一沟槽内填充多晶硅后,再进行回刻；采用离子注入工艺注入离子后退火；在所述衬底背面进行沟槽刻蚀,形成第二沟槽；在所述衬底背面及第二沟槽内沉积背面金属层；通过在MOSFET增加了一步背面沟槽刻蚀工艺,形成第二沟槽,并在衬底背面及第二沟槽内沉积背面金属层,使得芯片衬底厚度保持不变的情况下,降低芯片衬底电阻,从而降低器件的导通电阻,工艺简单、成本低。(The invention relates to a manufacturing method for reducing the resistance of a MOSFET substrate and a device thereof, which comprises the steps of providing a semiconductor substrate, arranging an epitaxial wafer on the substrate, and etching a groove on the epitaxial wafer to form a first groove; growing a grid oxide layer on the epitaxial wafer and the inner surface of the first groove, and depositing an insulating medium layer on the upper surface of the grid oxide layer; filling polycrystalline silicon into the first groove through deposition, and then carrying out back etching; adopting an ion implantation process to implant ions and then annealing; etching a groove on the back of the substrate to form a second groove; depositing a back metal layer on the back of the substrate and in the second groove; by adding a back groove etching process to the MOSFET to form the second groove and depositing the back metal layer on the back of the substrate and in the second groove, the resistance of the substrate of the chip is reduced under the condition that the thickness of the substrate of the chip is not changed, so that the on-resistance of the device is reduced, the process is simple, and the cost is low.)
技术领域
本发明涉及半导体制备技术领域，具体涉及一种降低MOSFET衬底电阻的制作方法及其器件。
背景技术
金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)是一种可以广泛使用在模拟电路与数字电路的场效晶体管(field-effect transistor)。MOSFET功率器件是将微电子技术和电力电子技术融合起来的新一代功率半导体器件。因其具有输入阻抗高、开关速度快、输出电流大和热稳定性好、安全工作区宽等特点，在电源保护、电源开关、DC/DC变换器和同步整流等电子设备中得到广泛应用。
MOSFET功率器件虽然具有非常大的安全工作区和能够多个单元结构并行使用的优点，但还存在沟道迁移率较低的缺陷，从而导致其具有较大的导通电阻和能量损耗大。导通电阻Ron是影响MOSFET功率器件最大输出功率的重要参数，导通电阻的降低有利于减小MOSFET功率器件的开通损耗，其主要组成包含沟道电阻(Rch)、漂移区电阻(Repi)和衬底电阻(Rsub)。随着MOSFET功率器件耐压(BVdss)等级的降低，衬底电阻占导通电阻的比例由1％增加到30％以上。
目前，对于降低MOSFET衬底电阻来说，其主要方法是降低衬底电阻率和减小衬底厚度，其中采用超低的衬底电阻率要求对衬底自掺杂进行严格的控制，需要开发复杂的外延生长技术，对芯片生产的成品率控制有很大影响。而通过减薄芯片厚度使用超薄片技术，对于目前晶圆尺寸越来越大的发展趋势来说，需要开发复杂的后道工艺，而且由于芯片很薄，对芯片的封装设备和技术也提出了更高的要求。
因此对于低压MOSFET产品来说，如何降低衬底电阻对于降低器件的导通电阻来说就显得相当重要。
发明内容
本发明所要解决的技术问题是提供一种降低MOSFET衬底电阻的制作方法，使得芯片衬底厚度保持不变的情况下，降低芯片衬底电阻，从而降低器件的导通电阻，工艺简单、成本低。
为了解决上述技术问题，本发明采用的技术方案为：提供一种降低MOSFET衬底电阻的制作方法，包括如下步骤：
S1、提供一半导体衬底，所述衬底上设有外延片，在所述外延片上进行沟槽刻蚀形成第一沟槽；
S2、在所述外延片及第一沟槽内表面生长一层栅极氧化层；
S3、通过淀积向所述第一沟槽内填充多晶硅后，再进行回刻；
S4、采用离子注入工艺在所述外延片基体区注入P型离子后退火；
S5、采用离子注入工艺注入N型离子及退火形成N+源区；
S6、在所述栅极氧化层上表面沉积一绝缘介质层；
S7、在所述绝缘介质层进行孔刻蚀，形成接触孔引出源极；
S8、在所述绝缘介质层及接触孔的上表面沉积正面金属层；
S9、在所述衬底背面进行沟槽刻蚀，形成第二沟槽；
S10、在所述衬底背面及第二沟槽内沉积背面金属层。
进一步的，所述S9步骤中，采用光刻刻蚀工艺形成所述第二沟槽，所述第二沟槽横向间隔设置，所述第二沟槽的深度小于所述衬底的厚度。
进一步的，所述S1步骤中，采用光刻刻蚀工艺形成所述第一沟槽，所述第一沟槽横向间隔设置。
进一步的，所述S2步骤中，所述栅极氧化层材质为氧化硅。
进一步的，所述S2步骤中，采用热氧化工艺形成所述栅极氧化层。
进一步的，所述S4步骤中，所述P型离子为硼离子；所述退火工艺为炉管或快速退火工艺。
进一步的，所述S5步骤中，所述N型离子为磷离子；所述退火工艺为炉管或快速退火工艺。
本发明还提供一种器件，其包括上述的一种降低MOSFET衬底电阻的制作方法形成的MOSFET功率器件。
本发明的有益效果在于：本发明通过在MOSFET增加了一步背面沟槽刻蚀工艺，形成第二沟槽，并在衬底背面及第二沟槽内沉积背面金属层，使得芯片衬底厚度保持不变的情况下，降低芯片衬底电阻，从而降低器件的导通电阻。本发明对基于各种半导体材料制作的MOSFET及其派生器件皆适用，P型或N型也都适用，对于上述不同类型的器件，仅仅是因为器件的结构和名称不同，本发明所公开的制造方法，是在未改变MOSFET功率器件面积的前提下，降低芯片衬底电阻，从而降低器件的导通电阻，工艺简单、成本低。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为一种降低MOSFET衬底电阻的制作方法步骤S1示意图；
图2为一种降低MOSFET衬底电阻的制作方法步骤S2示意图；
图3为一种降低MOSFET衬底电阻的制作方法步骤S3示意图；
图4为一种降低MOSFET衬底电阻的制作方法步骤S4示意图；
图5为一种降低MOSFET衬底电阻的制作方法步骤S5示意图；
图6为一种降低MOSFET衬底电阻的制作方法步骤S6示意图；
图7为一种降低MOSFET衬底电阻的制作方法步骤S7示意图；
图8为一种降低MOSFET衬底电阻的制作方法步骤S8示意图；
图9为一种降低MOSFET衬底电阻的制作方法步骤S9示意图；
图10为一种降低MOSFET衬底电阻的制作方法步骤S10示意图；
图11为一种降低MOSFET衬底电阻的制作方法工艺流程图。
标号说明：
10、衬底； 11、第二沟槽； 12、背面金属层；
20、外延片； 201、第一沟槽； 21、栅极氧化层；
22、多晶硅； 23、基体区； 24、N+源区；
25、绝缘介质层； 26、正面金属层。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
如图1-11所示，本发明实施例提供一种降低MOSFET衬底电阻的制作方法，包括如下步骤：
如图1所示，本实施例中，S1、提供一半导体衬底10，所述衬底10上设有外延片20，在所述外延片20上进行沟槽刻蚀形成第一沟槽201。衬底10的材料可以为硅，还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底10还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底10的材料可以是适宜于工艺需要或易于集成的材料。衬底10可为硅单晶衬底、锗单晶衬底或硅锗单晶衬底。可替换地，衬底10还可为绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)、绝缘体上锗(GeOI)、硅上外延层结构的衬底或化合物半导体衬底。首先在外延片20上进行沟槽刻蚀形成第一沟槽201。
如图2所示，本实施例中，S2、在所述外延片20及第一沟槽内表面生长一层栅极氧化层21。堆积和沉淀硬质掩蔽层，然后做第一沟槽内深度沟槽刻蚀，淀积形成栅极氧化层，为了有效地抑制短沟道效应，并保持良好的亚阈值斜率，栅极氧化层厚度要和沟道长度以同样的比例下降。
如图3所示，本实施例中，S3、通过淀积向所述第一沟槽内填充多晶硅22后，再进行回刻；填充多晶硅并回刻，形成硬质掩蔽层的底部栅极多晶硅。MOSFET的临界电压(threshold voltage)主要由栅极与通道材料的功函数(work function)之间的差异来决定，而因为多晶硅本质上是半导体，所以可以藉由掺杂不同极性的杂质来改变其功函数。更重要的是，因为多晶硅和衬底作为通道的硅之间能隙(bandgap)相同，因此在降低PMOS或是NMOS的临界电压时可以藉由直接调整多晶硅的功函数来达成需求。
如图4所示，本实施例中，S4、采用离子注入工艺在所述外延片基体区23注入P型离子后退火。在较低的温度下将P型离子掺入到外延片基体区23内，精确控制掺入P型或N型离子的浓度分布和注入深度。能实现大面积均匀掺杂，而且重复性好。
如图5所示，本实施例中，S5、采用离子注入工艺注入N型离子及退火形成N+源区24。采用离子注入工艺，在较低的温度下掺入，精确控制掺入离子的浓度分布和注入深度。能实现大面积均匀掺杂，而且重复性好。
如图6所示，本实施例中，S6、在所述栅极氧化层上表面沉积一绝缘介质层25；绝缘介质层25的材料可以为氧化硅(SiO2)、氮化硅(Si3N4)和氮氧化硅(SiON)等，因为氧化硅(SiO2)与硅半导体衬底的结合性能更好，优选为氧化硅(SiO2)。
如图7所示，本实施例中，S7、在所述绝缘介质层进行孔刻蚀，形成接触孔引出源极及漏极；
如图8所示，本实施例中，S8、在所述绝缘介质层及接触孔的上表面沉积正面金属层26；，对金属层进行平坦化工艺，增加对金属层利用微波热处理进行热氧化工艺，以使在金属层的裸露表面上形成一层金属氧化层，该层金属氧化层不仅可阻止空气中的氧气进入金属电极的主体金属层而使主体金属层继续氧化，对应的具有金属氧化层厚度一致，金属电极的接触电阻一致，进而器件的一致性好的优点；且可阻止金属电极的主体金属层向上扩散的路径，对应的具有可增强栅极控制能力的优点。
如图9所示，本实施例中，S9、在所述衬底背面进行沟槽刻蚀，形成第二沟槽11。在衬底的背面形成硬掩膜层，之后在硬掩膜层的表面形成一层光刻胶，在光刻胶层的表面形成沟槽开口图案，使用刻蚀气体并根据沟槽开口图案进行刻蚀，刻蚀沟槽的厚度要小于衬底的厚度，之后用药液清洗残余的光刻胶。
如图10所示，本实施例中，S10、在所述衬底背面及第二沟槽内沉积背面金属层12。进行背面金属沉积，便制成了该MOSFET衬底。
进一步的，所述S9步骤中，采用光刻刻蚀工艺形成所述第二沟槽，所述第二沟槽横向间隔设置，所述第二沟槽的深度小于所述衬底的厚度。
进一步的，所述S1步骤中，采用光刻刻蚀工艺形成所述第一沟槽，所述第一沟槽横向间隔设置。
进一步的，所述S2步骤中，所述栅极氧化层材质为氧化硅。
进一步的，所述S2步骤中，采用热氧化或淀积工艺形成所述栅极氧化层。
进一步的，所述S4步骤中，所述P型离子为硼离子；所述退火工艺为炉管或快速退火工艺。对于N型功率MOSFET器件，通过注入硼元素离子可以提升单胞结构的耐压；对于P型功率MOSFET器件，通过注入硼元素离子可以降低单胞结构的耐压。
进一步的，所述S5步骤中，所述N型离子为磷离子；所述退火工艺为炉管或快速退火工艺。对于N型功率MOSFET器件，通过注入磷元素离子可以降低单胞结构的耐压；对于P型功率MOSFET器件，通过注入磷元素离子可以提升单胞结构的耐压。通过注入的方法实现整个器件耐压的降升的同时，器件的导通电阻会得到降低。
本发明还提供一种器件，其包括上述的一种降低MOSFET衬底电阻的制作方法形成的MOSFET功率器件。
综上所述，本发明提供的一种降低MOSFET衬底电阻的制作方法及其器件，通过在MOSFET增加了一步背面沟槽刻蚀工艺，形成第二沟槽，并在衬底背面及第二沟槽内沉积背面金属层，使得芯片衬底厚度保持不变的情况下，降低芯片衬底电阻，从而降低器件的导通电阻。本发明对基于各种半导体材料制作的MOSFET及其派生器件皆适用，P型或N型也都适用，对于上述不同类型的器件，仅仅是因为器件的结构和名称不同，本发明所公开的制造方法，是在未改变MOSFET功率器件面积的前提下，降低芯片衬底电阻，从而降低器件的导通电阻，工艺简单、成本低。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等同变换，或直接或间接运用在相关的技术领域，均同理包括在本发明的专利保护范围内。
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