一种台面无损伤的屏蔽栅场效应晶体管的制造方法
阅读说明：本技术 一种台面无损伤的屏蔽栅场效应晶体管的制造方法 (Manufacturing method of shielded gate field effect transistor without table top damage ) 是由 李艳旭 于 2021-07-21 设计创作，主要内容包括：本发明公开一种台面无损伤的屏蔽栅场效应晶体管的制造方法,该方法包括以下步骤：一,提供衬底,在衬底顶表面上设置掩模层,掩模层从下至上依次包括衬底氧化层、第一掩模层和第二掩模层,在掩模层的开口处向下刻蚀衬底,形成沟槽；二,在沟槽底部和侧壁处形成第一介质层；三,在沟槽内形成屏蔽电极层；四,制作隔离层；五,在隔离层上方的沟槽侧壁处形成第二介质层；六,在沟槽内的隔离层上方形成栅电极层；步骤二完成后,第一掩模层的侧壁超出沟槽侧壁；在步骤四中,将氧化硅沉积在沟槽内；而后通过研磨将沉积的氧化硅层与第一掩模层平齐；最后,刻蚀氧化硅,完成隔离层制作。该制造方法具有制成的台面顶部形貌平坦可控的特点。(The invention discloses a manufacturing method of a shielded gate field effect transistor without damage on a table board, which comprises the following steps: providing a substrate, arranging a mask layer on the top surface of the substrate, wherein the mask layer sequentially comprises a substrate oxide layer, a first mask layer and a second mask layer from bottom to top, and etching the substrate downwards at an opening of the mask layer to form a groove; secondly, forming a first dielectric layer at the bottom and the side wall of the groove; thirdly, forming a shielding electrode layer in the groove; fourthly, manufacturing an isolation layer; fifthly, forming a second dielectric layer on the side wall of the groove above the isolation layer; sixthly, forming a gate electrode layer above the isolation layer in the groove; after the second step is finished, the side wall of the first mask layer exceeds the side wall of the groove; in step four, depositing silicon oxide in the trench; then, the deposited silicon oxide layer is leveled with the first mask layer through grinding; and finally, etching the silicon oxide to finish the manufacture of the isolation layer. The manufacturing method has the characteristic that the top of the manufactured table top is flat and controllable in appearance.)
技术领域
本发明涉及半导体技术领域，特别涉及一种台面无损伤的屏蔽栅场效应晶体管的制造方法。
背景技术
现有的制作屏蔽栅场效应晶体管过程中，在实施干法刻蚀工艺时，会引起台面顶部被削角；在研磨制作栅电极时，无法对研磨厚度进行较好把控，若研磨过度时，则会造成台面顶面损伤，若研磨不够，则会造成形成栅电极的材料在台面上残留。
同时沟槽内的栅电极底部拐角较为尖锐，使得Micro-Trench（微刻槽）效应严重。
鉴于上述问题，本发明设计出一种台面无损伤的屏蔽栅场效应晶体管的制造方法，本案由此产生。
发明内容
本发明提供一种台面无损伤的屏蔽栅场效应晶体管的制造方法，该制造方法具有制成的台面顶部形貌平坦可控的特点；具体地，本发明是通过以下技术方案实现：
一种台面无损伤的屏蔽栅场效应晶体管的制造方法，其特征在于：该方法包括以下步骤：
步骤一，提供衬底，在衬底顶表面上设置掩模层，掩模层从下至上依次包括衬底氧化层、第一掩模层和第二掩模层，在掩模层的开口处向下刻蚀衬底，形成沟槽；
步骤二，在沟槽底部和侧壁处形成第一介质层；
步骤三，在沟槽内形成屏蔽电极层；
步骤四，制作隔离层；
步骤五，在隔离层上方的沟槽侧壁处形成第二介质层；
步骤六，在沟槽内的隔离层上方形成栅电极层；
步骤二完成后，第一掩模层的侧壁超出沟槽侧壁；
在步骤四中，将氧化硅沉积在沟槽内；而后通过研磨将沉积的氧化硅层与第一掩模层平齐；最后，刻蚀氧化硅，完成隔离层制作。
由于第一掩模层的侧壁边缘与沟槽侧壁齐平或者第一掩模层的侧壁边缘超出沟槽侧壁边缘，第一掩模层的宽度大于或等于台面的宽度，使得台面在垂直方向上被第一掩模层完全遮盖因此在后续步骤四中进行干法刻蚀氧化硅时，可以避免台面被削角。
进一步，步骤四中，刻蚀氧化硅过程中，首先采用干法刻蚀工艺，干法刻蚀后，沟槽侧壁上保留有氧化硅，保留的氧化硅的厚度自上而下逐渐增厚。
采用干法刻蚀可以较快去除大量的氧化硅，实现快速制造的目的。
进一步，步骤四中，干法刻蚀工艺完成后，采用湿法刻蚀氧化硅，去除附着在沟槽侧壁上部的氧化硅，保留附着在沟槽侧壁下部的氧化硅。
采用湿法刻蚀可以精确控制氧化硅的去除量，最隔离层顶部的形状进行精确塑形。
进一步，步骤二完成后，第一掩模层的侧壁超出沟槽侧壁的宽度大于0 Å，且小于1000Å。
在此宽度范围内，既不影响氧化硅的刻蚀，同时也可避免采用干法刻蚀时，避免台面被削角。
进一步，步骤四中，刻蚀后的氧化硅隔离层的顶部边缘呈凸起，隔离层顶部边缘凸起的上表面与沟槽侧壁形成钝角。
优选地，隔离层顶部边缘凸起的上表面与沟槽侧壁形成钝角，钝角角度为90度至150度，栅电极层的底部拐角角度为90度至150度。
通过刻蚀隔离层顶部的结构，隔离层顶部边缘凸起的上表面与沟槽侧壁形成钝角，从而使得处于隔离层上方的栅电极层的底部拐角角度较缓，不会存在Micro-Trench（微刻槽） 效应。
进一步，步骤一中，采用氮化硅作为第一掩模层，第二掩模层的材料选择为氧化硅。
在由氧化硅构成的衬底氧化层与由氧化硅构成的第二掩模层之间设置一层由氮化硅构成的第一掩模层，在后续研磨工艺中将氮化硅构成的第一掩模层作为研磨停止层，保证了下方衬底氧化层的一定厚度。
进一步，步骤二中，采用热生长工艺形成第一介质层，第一介质层由氧化硅组成。
进一步，步骤三的具体过程如下所述：
首先在表面沉积多晶硅，从而将沟槽填平；而后通过研磨将注入的多晶硅与第二掩模层平齐；最后，采用回刻蚀工艺，按照要求削低沟槽内注入的多晶硅的高度，完成屏蔽电极层的制作。
进一步，步骤四中，同时将第二掩模层研磨去除，第一掩模层作为研磨停止层。
采用该种结构以及研磨工艺，可以保护较好控制研磨厚度，避免研磨过度造成台面顶面损伤，也避免形成栅电极的材料在台面上残留。
进一步，步骤五中，采用热生长工艺形成第二介质层，第二介质层由氧化硅组成。
进一步，步骤六中，栅电极层的具体形成方法如下所述：首先注入多晶硅，从而将沟槽填平；而后通过研磨将注入多晶硅与第一掩模层平齐；最后，采用干法回刻蚀工艺，将沟槽内的多晶硅削至于第一掩模层下方，完成栅电极层的制作。
通过设置的氮化硅材质的第一掩模层，保证第一掩模层下方的衬底氧化层的厚度，从而在进行后续的研磨工艺时，由于台面顶表面上存在氮化硅，该氮化硅作为研磨停止层，因此不会造成研磨过度，不会损坏台面表面，当氮化硅去掉后，台面表面仍平坦；若研磨未完全，在氮化硅表面残留制作栅电极的材料，当氮化硅去除后，同时将残留的制作栅电极的材料一并去除，使得台面表面仍平坦。
附图说明
图1为本发明提供的一种台面无损伤的屏蔽栅场效应晶体管的制造方法中完成步骤一的示意图；
图2为本发明提供的一种台面无损伤的屏蔽栅场效应晶体管的制造方法中完成步骤二的示意图；
图3为本发明提供的一种台面无损伤的屏蔽栅场效应晶体管的制造方法中步骤三中多晶硅与第二掩模层平齐示意图；
图4为本发明提供的一种台面无损伤的屏蔽栅场效应晶体管的制造方法中步骤三中屏蔽电极层完成刻蚀示意图；
图5为本发明提供的一种台面无损伤的屏蔽栅场效应晶体管的制造方法中步骤四中氧化硅沉积在沟槽内示意图；
图6为本发明提供的一种台面无损伤的屏蔽栅场效应晶体管的制造方法中步骤四中氧化硅层与第一掩模层平齐示意图；
图7为本发明提供的一种台面无损伤的屏蔽栅场效应晶体管的制造方法中步骤四中隔离层干法刻蚀完成示意图；
图8为本发明提供的一种台面无损伤的屏蔽栅场效应晶体管的制造方法中步骤四中隔离层刻蚀完成示意图；
图9为本发明提供的一种台面无损伤的屏蔽栅场效应晶体管的制造方法中步骤六中沟槽内注入多晶硅的示意图；
图10为本发明提供的一种台面无损伤的屏蔽栅场效应晶体管的制造方法中步骤六中多晶硅15与第一掩模层5平齐的示意图；
图11为本发明提供的一种台面无损伤的屏蔽栅场效应晶体管的制造方法中步骤六中栅电极层蚀刻完成示意图；
图12为本发明提供的一种台面无损伤的屏蔽栅场效应晶体管的制造方法中完成步骤七的示意图；
图13为本发明提供的一种台面无损伤的屏蔽栅场效应晶体管的制造方法中完成步骤八的示意图。
其中：1.衬底；2.掩模层；3.沟槽；4.衬底氧化层；5.第一掩模层；6.第二掩模层；7.第一介质层；8.多晶硅；9.屏蔽电极层；10.氧化硅；11.隔离层；12.第一掩模层的侧壁；13.沟槽侧壁；14.第二介质层；15.多晶硅；16.栅电极层。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步说明。
一种台面无损伤的屏蔽栅场效应晶体管的制造方法，该方法包括以下步骤：
步骤一，提供衬底1，在衬底1顶表面设置掩模层2，在掩模层2的开口处向下刻蚀衬底1，形成沟槽3，如图1所示。
沟槽3的形成方法如下所述：首先，在所述衬底1的顶表面上形成掩模层2，以利用掩模层2定义出沟槽3的图形；接着，利用掩模层2为掩模刻蚀衬底1，在掩模层2的开口处形成沟槽3。
掩模层2可以为由多个模层堆叠形成。具体的，掩模层2从下至上依次包括衬底氧化层4、第一掩模层5和第二掩模层6；衬底氧化层4由衬底1氧化形成；第一掩模层5的材质可选择为氮化硅，第二掩模层6的材料可以选择为氧化硅；通过设置的氮化硅材质的第一掩模层5，保证下方的衬底氧化层4的厚度，从而在完成后续的研磨工艺后，能保证衬底1顶表面始终存在一定厚度的衬底氧化层4。
调节由氮化硅构成的第一掩模层5的开口尺寸，传统工艺中，刻蚀完沟槽3之后，一般会将第一掩模层5的开口宽度增大，本发明也不例外，不过本发明的第一掩模层5的开口尺寸相对较小，其开口大小在后详述。
步骤二，在沟槽3底部和侧壁处形成第一介质层7，形成的第一介质层7由氧化硅构成，如图2所示。
优选地，本实施例中，第一介质层7通过氧化沟槽侧壁13形成；当然在其他实施方案中，也可通过沉积绝缘层的方式形成第一介质层7。
由于沟槽侧壁13的衬底1被氧化，沟槽侧壁13向衬底1内部推移，因此上述第一掩模层5的开口尺寸需保证在步骤二后，第一掩模层的侧壁12超出沟槽侧壁13，即第一掩模层5延伸到沟槽3内部，第一掩模层的侧壁12超出沟槽侧壁13的宽度大于0 Å，且小于1000Å，优选地，该宽度大于300 Å，且小于1000 Å，如图2所示，因此在后续进行干法刻蚀氧化硅10时，可以避免台面被削角，使得台面顶部形貌平坦可控。
步骤三，向沟槽3内填充多晶硅8，并刻蚀形成屏蔽电极层9，具体的填充步骤如下所述：
首先在沟槽3内以及第一掩模层5的表面注入多晶硅8，从而将沟槽3填满；而后通过研磨多晶硅层以使第二掩模层6平齐，如图3所示；最后，采用回刻蚀工艺，按照要求削低沟槽3内多晶硅8的高度，完成屏蔽电极层9的制作，如图4所示。
步骤四，在屏蔽电极上形成隔离层11，隔离层11的顶部边缘呈凸起，其中该隔离层11的顶部边缘凸起的上表面与沟槽侧壁13形成的夹角B，夹角B为钝角，如图8所示，优选地,该夹角B大于90度小于150度，进一步优选地，该夹角B大于100度小于130度，隔离层11的材料为氧化硅10，具体隔离层11的设置过程如下所述：
首先采用HDP工艺，将氧化硅10沉积在沟槽3内，如图5所示，当然氧化硅10还可以通过其他工艺方法填充在沟槽3内；而后通过研磨将注入的氧化硅10层与第一掩模层5平齐，第一掩模层5作为研磨停止层，由于第二掩模层6也由氧化硅构成，因此在研磨过程中同时也将第二掩模层6去除，如图6所示；
而后，采用干法刻蚀工艺，由于第一介质层7同样由氧化硅构成，该干法刻蚀工艺同时刻蚀第一介质层7和氧化硅10，如图7所示，由于第一掩模层的侧壁12超出沟槽侧壁13，并且干法刻蚀的方向性较强，因此干法刻蚀后，沟槽侧壁13上保留有部分氧化硅，保留的氧化硅的厚度自上而下逐渐增厚；在进行干法刻蚀工艺时，由于第一掩模层的侧壁12超出沟槽侧壁13，可以避免刻蚀时台面被削角。
最后，湿法刻蚀氧化硅，该步骤中，附着在沟槽侧壁13上部较薄的氧化硅被湿法去除，附着在沟槽侧壁13下部的较厚的氧化硅保留，保留的与氧化硅和屏蔽电极9上方的氧化硅一起构成隔离层11，隔离层11的顶部边缘呈凸起，其中该隔离层11边缘凸起的上表面与沟槽侧壁形成的夹角B，如图8所示。
步骤五，在隔离层11上方的沟槽侧壁13处，采用热生长工艺形成第二介质层14，如图9所示，第二介质层14由氧化硅组成。
步骤六，在沟槽3内填充多晶硅15，并刻蚀形成栅电极层16，具体填充方法如下所述：
首先沟槽3内填充多晶硅15，如图9所示；而后通过研磨将多晶硅15与第一掩模层5平齐，如图10所示；最后，采用回刻蚀工艺，将沟槽3内的多晶硅15削至于第一掩模层5下方，完成栅电极层16的制作，如图11所示。
采用第一掩模层5作为栅电极层16的研磨停止层，可以避免下方的衬底氧化层4被研磨掉，从而保护衬底氧化层4，使得在进行后续干法回刻蚀时，可避免台面被刻蚀。
由于栅电极层16的设置在隔离层11的顶部上方，因此受隔离层11顶部形状限制，即受到隔离层11边缘凸起的上表面与沟槽侧壁13形成的夹角B的限制，使得栅电极层16的底部拐角角度为大于90度，较为缓和，不会存在Micro-Trench效应。
步骤七，去除第一掩模层5，将栅电极层16的顶表面氧化形成氧化层，如图12所示。通过去除第一掩模层5，可以有效去除第一掩模层5上残留的形成栅电极层16的材料。
步骤八，最后注入离子，如图13所示。
以上是本发明优选实施方式，在本发明构思前提下所做出若干其他简单替换和改动，都应当视为属于本发明的保护范畴。
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