具体实施方式

现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。以下将结合附图进行具体说明。

请参考图1，提供基底100，所述基底100包括相邻接的核心区I与外围区II，所述外围区II上具有第一沟道柱101，所述核心区I上具有第二沟道柱102。

请参考图2，在所述基底100上形成隔离层103，所述隔离层103覆盖部分所述第一沟道柱101与所述第二沟道柱102的侧壁表面，且所述隔离层103的顶部表面低于所述第一沟道柱101与所述第二沟道柱102的顶部表面。

请参考图3，在形成所述隔离层103之后，在隔离层103上、所述第一沟道柱101的侧壁和顶部以及所述第二沟道柱102的顶部和侧壁形成第一栅氧层104。

请参考图4，形成第一栅氧化层104之后，去除核心区I的隔离层103上以及第二沟道柱102顶部和侧壁上的第一栅氧化层104，至暴露出核心区I的隔离层103的表面和第二沟道柱102的顶部和侧壁表面。

发明人发现，在去除核心区I的隔离层103上以及第二沟道柱102顶部和侧壁上的第一栅氧化层104，至暴露出核心区I的隔离层103的表面和第二沟道柱102的顶部和侧壁表面的时候，同时会去除核心区I上的部分隔离层103，使得隔离层103的表面遭到损伤，从而后续在核心区I形成器件的时候，会使得器件的性能变差。

发明人研究发现，在去除暴露出的所述第一栅氧化层和位于所述第一栅氧化层底部的所述牺牲层，至暴露出所述核心区的所述隔离层的表面以及所述第二沟道柱的顶部和侧壁表面的过程中，一方面利用牺牲层的保护作用，在去除第一栅氧化层的过程中核心区的隔离层表面不会遭到损伤；另外一方面在去除牺牲层的时候，由于牺牲层的刻蚀速率大于隔离层的刻蚀速率，可以保证在刻蚀的过程中，核心区的隔离层表面不会损伤或几乎不受损伤，这样提高了核心区的隔离层的表面质量，进而提升最终形成的半导体器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。

图5至图12是本发明实施例的一种半导体器件的形成过程的结构示意图。

请参考图5，提供基底200，所述基底200包括外围区II与核心区I，所述外围区II上具有第一沟道柱201，所述核心区I上具有第二沟道柱202。

所述基底包括衬底203以及形成在所述衬底203上的源掺杂层204，所述第一沟道柱201与所述第二沟道柱202形成在所述源掺杂层204上。

在本实施例中，所述衬底203为硅衬底；在其他实施例中，所述衬底还可以为锗衬底、硅锗衬底、绝缘体上硅衬底或绝缘体上锗等半导体衬底。

所述源掺杂层204为所述半导体器件的源极。所述源掺杂层204内具有掺杂离子，所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子或砷离子；所述P型离子包括硼离子或铟离子。

在本实施例中，所述源掺杂层204的形成工艺包括离子注入工艺，所述离子注入工艺的方法包括：对所述衬底203进行离子注入，形成所述源掺杂层204。

在其他实施例中，所述源掺杂层的形成工艺还可以采用原位掺杂工艺，所述原位掺杂工艺的方法包括：在所述基底上形成外延层，对所述外延层进行原位掺杂，形成所述源掺杂层。

所述第一沟道柱201与所述第二沟道柱202的形成方法包括：在所述源掺杂层204上形成沟道材料层(未图示)；在所述沟道材料层表面形成第一掩膜层(未图示)，所述第一掩膜层暴露出部分所述沟道材料层表面；以所述第一掩膜层为掩膜刻蚀所述沟道材料层，直至暴露出所述源掺杂层204表面，在所述源掺杂层204上形成所述第一沟道柱201与所述第二沟道柱202，所述第一沟道柱201位于所述外围区II上，所述第二沟道柱202位于所述核心区I上。

在本实施例中，刻蚀所述沟道材料层的工艺包括干法刻蚀工艺。

在本实施例中，所述第一沟道柱201与所述第二沟道柱202的材料包括硅；在其他实施例中，所述第一沟道柱与所述第二沟道柱的材料还可以包括锗、锗化硅、砷化镓等半导体材料。

在本实施例中，形成所述沟道材料层的工艺包括外延生长工艺；在其他实施例中，形成所述沟道材料层的工艺包括物理气相沉积工艺或原子层沉积工艺。

在本实施例中，所述第一掩膜层的材料包括光刻胶；在其他实施例中，所述第一掩膜层的材料包括硬掩膜材料，所述硬掩膜材料包括氧化硅或氮化硅。

在本实施例中，形成所述第一掩膜层的工艺采用旋涂工艺。

在形成所述第一沟道柱201与所述第二沟道柱202之后，去除所述第一掩膜层。在本实施例中，去除所述第一掩膜层的工艺包括灰化工艺。

在本实施例中，在所述第一沟道柱201和所述第二沟道柱202的顶部表面还形成有保护层205。

在本实施例中，所述保护层205的材料为氮化硅。

所述保护层205用来保护所述第一沟道柱201和所述第二沟道柱202的顶部表面在后续的过程中不会遭到损伤。

在本实施例中，在所述外围区II所形成的鳍式场效应晶体管用于形成输入输出电路，所述核心区I所形成的鳍式场效应晶体管用于构成集成电路的核心器件。

在本实施例中，所述外围区II和所述核心区I相邻接。

请参考图6，在所述基底200上形成隔离层206，所述隔离层206覆盖所述第一沟道柱201和所述第二沟道柱202的部分侧壁。

所述隔离层206用于对器件进行电隔离。

所述隔离层206的形成方法包括：在所述衬底203上形成初始隔离层(图中未示出)，所述初始隔离层覆盖所述第一沟道柱201和所述第二沟道柱202的顶部和侧壁；对所述初始隔离层进行平坦化处理，直至暴露出所述第一沟道柱201和所述第二沟道柱202的顶部表面为止；在平坦化处理之后，刻蚀部分所述初始隔离层，形成所述隔离层206。

所述隔离层206的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅；形成所述初始隔离层的工艺包括化学气相沉积工艺或原子层沉积工艺或物理气相沉积工艺。

在本实施例中，所述隔离层206的材料包括氧化硅；形成所述初始隔离材料层的工艺包括化学气相沉积工艺具体为可流动的化学气相沉积工艺，所述可流动的化学气相沉积工艺能够形成结构致密较好的所述初始隔离层。

在所述核心区I的所述隔离层206上及所述第二沟道柱202的侧壁和顶部上形成牺牲层207，所述牺牲层207的刻蚀速率大于所述隔离层206的刻蚀速率。

在所述核心区的所述隔离层206上及所述第二沟道柱202的侧壁和顶部上形成所述牺牲层207的步骤请参考图7至图8。

请参考图7，在所述隔离层206上、所述第一沟道柱201的侧壁和顶部表面以及所述第二沟道柱202的侧壁和顶部表面形成初始牺牲层214。

在本实施例中，所述初始牺牲层214的材料为氮化硅；在其他实施例中，所述初始牺牲层214的材料还可以是SiOCN或SiBCN。

在本实施例中，形成所述初始牺牲层214的工艺为原子层沉积工艺(ALD)，具体的参数包括：采用SiH₂Cl₂或NH₃作为反应气体，其中反应气体的流量为1000sccm～5000sccm、反应温度为200℃～600℃、反应压强为10mTorr～150mTorr、反应周期为15s～100s。

在本实施例中，形成所所述初始牺牲层214的工艺为原子层沉积工艺(ALD)，这是因为原子层沉积工艺能够形成厚度均匀性更好的所述初始牺牲层214，所述初始牺牲层214的形成厚度更好得到控制。

请参考图8，刻蚀去除所述外围区II的所述隔离层206上以及所述第一沟道柱201的顶部和侧壁上的所述初始牺牲层214，在所述核心区I的所述隔离层206上及所述第二沟道柱202的侧壁和顶部上形成牺牲层207。

在本实施例中，刻蚀去除所述外围区II的所述隔离层206上及所述第一沟道柱201的顶部和侧壁上的所述初始牺牲层214的工艺为湿法刻蚀工艺；在其他实施例中，刻蚀去除所述外围区II的所述隔离层206上及所述第一沟道柱201的顶部和侧壁上的所述初始牺牲层214的工艺还可以是干法刻蚀工艺。

在本实施例中，采用湿法刻蚀工艺的原因在于湿法刻蚀工艺具有更高的选择刻蚀比。

在本实施例中，所述牺牲层207的厚度为至当所述牺牲层207的厚度小于所述牺牲层207不能有效保护第二沟道柱的作用；当所述牺牲层207的厚度大于使得相邻沟道柱之间的空间变的较小，后续的制程工艺窗口较小，增加工艺难度。

本实施例中，刻蚀去除所述外围区II的所述隔离层206上以及所述第一沟道柱201的顶部和侧壁上的所述初始牺牲层214，在所述核心区I的所述隔离层206上和所述第二沟道柱202的侧壁和顶部上形成所述牺牲层207的过程中，由于所述牺牲层207的刻蚀速率大于所述隔离层206的刻蚀速率，这样在去除所述外围区II的所述隔离层206上以及所述第一沟道柱201的顶部和侧壁上的所述初始牺牲层214的过程中，对所述外围区II的所述隔离层206产生的损伤很少或者几乎没有，保证所述外围区II的所述隔离层206的表面质量，从而为后续形成质量好的半导体器件做准备。

请参考图9，在所述牺牲层207上、所述外围区II的所述隔离层206上以及所述第一沟道柱201的侧壁和顶部上形成第一栅氧化层208。

在本实施例中，在暴露出的所述第一沟道柱201的顶部和侧壁上、所述外围区II的所述隔离层206上、以及所述核心区I的所述牺牲层207上形成第一栅氧化层208。

在本实施例中，所述第一栅氧层208的材料包括氧化硅。

在本实施例中，所述第一栅氧层208的形成工艺为原子层沉积工艺；在其他实施例中，所述第一栅氧层208的形成工艺还可以采用热氧化工艺。

请参考图10，形成图形化层209，所述图形化层209暴露出所述牺牲层207上的所述第一栅氧化层208。

在本实施例中，在所述基底200上形成图形化层209，所述图形化层209暴露出所述核心区I的所述第一栅氧化层208的表面。

在本实施例中，所述图形化层209为光刻胶。

在本实施例中，所述图形化层209在后续的工艺能够起到保护所述第一沟道柱201的侧壁和顶部上的所述第一栅氧化层208、所述外围区II的所述隔离层206上的所述第一栅氧化层208。

请参考图11，去除暴露出的所述第一栅氧化层208和位于所述第一栅氧化层208底部的所述牺牲层207，至暴露出所述核心区I的所述隔离层206的表面以及所述第二沟道柱202的顶部和侧壁表面。

在本实施例中，去除暴露出的所述第一栅氧化层208和位于所述第一栅氧化层208底部的所述牺牲层207的工艺为湿法刻蚀工艺。

在其他实施例中，去除暴露出的所述第一栅氧化层208和位于所述第一栅氧化层208底部的所述牺牲层207的工艺还可以为干法刻蚀工艺。

在本实施例中，去除所述第一栅氧化层208和所述牺牲层207是在一个刻蚀工艺中，这样便于节约成本和进行刻蚀质量的控制。

在本实施例中，所述牺牲层207的刻蚀速率与所述隔离层206的刻蚀速率比值为10:1～100:1。

在本实施例中，在去除暴露出的所述第一栅氧化层208和位于所述第一栅氧化层208底部的所述牺牲层207的过程中，一方面在去除所述第一栅氧化层208的过程中，由于所述第一沟道柱201的顶部和侧壁表面上以及所述核心区I的所述隔离层206上具有所述牺牲层207起到保护作用，这样在去除所述第一栅氧化层208的过程中，不会对所述第一沟道柱201和所述核心区I的所述隔离层206的表面造成损伤；同时在去除所述牺牲层207的过程中，由于所述牺牲层207的刻蚀速率大于所述隔离层206的刻蚀速率，在刻蚀过程中，刻蚀反应基本作用在所述牺牲层207上，所述隔离层206几乎不发生化学反应，这样保证了所述核心区I上的所述隔离层206的质量，使得所述隔离层206的表面在刻蚀的过程中不会遭到损伤，进而提升最终形成的半导体器件的质量。

在本实施例中，在去除暴露出的所述第一栅氧化层208和位于所述第一栅氧化层208底部的所述牺牲层207，至暴露出所述核心区I的所述隔离层206的表面以及所述第二沟道柱202的顶部和侧壁表面之后，去除所述图形化层209。

在本实施例中，去除所述图形化层209的工艺为灰化工艺。

请参考图12，在去除所述图形化层209之后，在所述第一沟道柱201上形成第一栅极结构210；在所述第二沟道柱202上形成第二栅极结构211。

所述第一栅极结构210与所述第二栅极结构211分别包括位于所述第一沟道柱201与所述第二沟道柱202侧壁的栅介质层212、位于所述栅介质层表面的功函数层213，以及位于所述功函数层表面的栅极层(未标示)。

在本实施例中，在形成栅介质层212之前，所述第二沟道柱202的侧壁和顶部形成界面层(图中未示出)。

在本实施例中，所述栅介质层212的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9；所述高介电常数材料包括氧化铪或氧化铝；在其他实施例中，所述栅介质层212的材料包括氧化硅。

在本实施例中，形成所述栅介质材料层的工艺包括化学气相沉积工艺；在其他实施例中，形成所述栅介质材料层的工艺包括原子层沉积工艺。

所述功函数层213的材料包括氮化钛、钛化铝或氮化钽。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。