具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。在本公开中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。

一方面，本公开提供了一种测试方法，该测试方法至少适用于如图1至图3中所示的像素驱动单元。

为了在能够清楚地描述本公开提供的测试方法的特征，首先对图1至图3中所示的像素驱动结构进行说明。其中，图1和图2为该像素驱动单元的平面结构示意图，图3为与图1和图2对应的等效电路图。

图1至图3所示，本公开一实施例提供的像素驱动单元包括：第一薄膜晶体管101、第二薄膜晶体管102、第三薄膜晶体管103、主像素电极、辅像素电极、公共电极(share-bar)等。其中，第二薄膜晶体管102和第三薄膜晶体管103分别对应于主像素电极和辅像素电极。

具体地，第一薄膜晶体管101、第二薄膜晶体管102、第三薄膜晶体管103的栅极与相同的栅极控制端，以通过栅线(gate-line)接收同一栅极控制信号，该栅极控制信号用于控制薄膜晶体管是否开启，即薄膜晶体管的源极和漏极是否导通。

进一步地，第二薄膜晶体管102的源极与数据信号端连接，以通过数据线(data-line)获取数据驱动信号，第二薄膜晶体管102的漏极与主像素电极连接。第三薄膜晶体管103的源极与数据信号端连接，以通过数据线(data-line)获取数据驱动信号，第三薄膜晶体管103的漏极与辅像素电极连接。

在栅极控制信号的作用下，当在第二薄膜晶体管102和第三薄膜晶体管103处于开启状态时，主像素电极和辅像素电极分别通过第二薄膜晶体管102和第三薄膜晶体管103获取数据驱动信号，进而驱动与像素驱动单元相对应的像素单元显示与所接收的数据驱动信号相对应的画面。

进一步地，第一薄膜晶体管101的源极与公共电极连接，第一薄膜晶体管101的漏极与辅像素电极连接，在栅极控制信号的作用下，当第一薄膜晶体管101处于开启状态时，公共电极能够拉低辅像素电极的电位，以增强主像素电极对应的主像素单元的显示亮度。

可见，像素驱动单元中薄膜晶体管的电学特性影响着显示装置的显示品质。因此，有必要对像素驱动单元中的薄膜晶体管的电学特性进行测试，其中，薄膜晶体管的电流-电压曲线(I-V曲线)能够反映出其电学特性。然而，在测量第一薄膜晶体管101的I-V曲线时，第一薄膜晶体管101、第二薄膜晶体管102、第三薄膜晶体管103受同一栅极控制信号控制同时开启，第一薄膜晶体管101的漏极实质上是通过辅像素电极、第三薄膜晶体管103源极与数据信号端连接的，而第二晶体管和第三薄膜晶体管103的源极相互连通，测试过程中数据信号端处于悬空(floating)状态，因此，在第二薄膜晶体管102、第三薄膜晶体管103、数据信号端的影响下，测得的I-V曲线无法真实地反映出第一薄膜晶体管101的电学特性。

为解决这一问题，本公开提供了一种测试方法，在对第一薄膜晶体管101的电学特性进行测试之前，切断第一薄膜晶体管101的漏极与数据信号端的连接。

请参与图2，根据本公开一实施例提供的像素驱动单元的结构，选择图1中直线AB处为切断位置，以切断第三薄膜晶体管103的漏极与辅像素电极之间的连接。

在本公开的一些实施例中，可以采用镭射(激光)的方式切断第三薄膜晶体管103的漏极与辅像素电极之间的连接。

进一步地，在测量第一薄膜晶体管101的I-V曲线时，将第一信号发送探针与第一薄膜晶体管101的栅极连接，将第二信号发送探针与公共电极连接，将第一信号接收探针与辅像素电极连接。随后，分别对第一信号发送探针和第二信号发送探针施加预设的电压，以控制第一薄膜晶体管101的源极和漏极导通，并根据第一信号接收探针所接收的信号生成I-V曲线，进而获取第一薄膜晶体管101的电学特性。

如此，在对第一薄膜晶体管101的电学特性进行测试的过程中，由于第一薄膜晶体管101与第二薄膜晶体管102、第三薄膜晶体管103或数据信号端的连接已经断开，因此，获得的测试结果能够真实地反映出第一薄膜晶体管101的电学特性。

请参阅图4，图4为采用本公开提供的方法测得的第一薄膜晶体管101的电压-电流曲线，可见，切断第一薄膜晶体管101的漏极与数据信号端的连接后，第一薄膜晶体管101的I_OFF(漏电流)明显降低。

现对本公开测试方法所适用像素驱动单元的膜层结构进行介绍。

在本公开的一些实施例中，显示装置的阵列基板的衬底基板上设置有多个前述的像素驱动单元。

请参阅图5，阵列基板在每个像素驱动单元对应的位置包括叠层设置于衬底基板501一侧的第一导电层502、第一绝缘层503、有源层504、第二导电层505、第二绝缘层506、第三导电层507等。

在本公开的一些实施例中，第一导电层502用于形成薄膜晶体管的栅极，有源层504用于与第一绝缘层503和第一导电层502分别形成薄膜晶体管的沟道，第三导电层507用于所述多个电极。

请结合地参阅图2，第二导电层505还分别用于将第二薄膜晶体管102的源极、第三薄膜晶体管103的源极连接至数据信号端，进而通过数据线获取数据驱动信号。第二导电层505还用于通过第一过孔将第二薄膜晶体管102的漏极连接至主像素电极，通过第二过孔将第三薄膜晶体管103的漏极连接至辅像素电极。

进一步地，所述第二导电层505还用于通过第三过孔将所述第一薄膜晶体管101的源极连接至所述公共电极，通过第四过孔将所述第一薄膜晶体管101的漏极连接至所述辅像素电极。

其中，第一过孔、第二过孔、第三过孔、第四过孔均为贯通孔并形成于第二绝缘层506，以在制备第三导电层507时，第三导电层507的材料能够通过各个过孔与第二导电层505直接接触。

因此，在采用本公开提供的测试方法对第一薄膜晶体管101的电学特性进行测试之前，切断的是用于连接辅像素电极与第三薄膜晶体管103的漏极的第二导电层505。

以上对本公开实施例所提供的测试方法、阵列基板及显示装置进行了详细介绍，本文中应用了具体个例对本公开的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本公开的方法及其核心思想；同时，对于本领域的技术人员，依据本公开的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本公开的限制。