具体实施方式

以下揭示内容提供实施本揭露的一实施方式的不同特征的许多不同实施例或实例。以下描述部件及布置的特定实例以便简化本揭露。当然，这些仅仅为实例并且不意欲具有限制性。例如，在以下描述中，在第二特征上方或之上形成第一特征可包括第一及第二特征直接接触地形成的实施例，并且亦可包括额外特征可在第一与第二特征之间形成的实施例，以使得第一及第二特征可不直接接触。另外，本揭露可在各个实例中重复参考数字及/或字母。此重复出于简单及清楚的目的并且本身不规定所论述各个实施例及/或组态之间的关系。

此外，为了便于描述，可在本文中使用空间相对术语，诸如“在…之下”、“在…以下”、“下方”、“在…以上”、“上方”及其类似术语以便描述如在附图中示出的一个元件或特征与另外一个或多个元件或一个或多个特征的关系。空间相对术语意欲涵盖除了在附图中描述的取向以外的在使用或操作中的装置的不同取向。装置可以其他方式取向(旋转90度或处于其他取向)并且本文使用的空间相对描述语可同样地相应地解释。

各种实施例提供形成包含纳米-FET的晶粒的方法。方法包括形成半导体层的堆叠及蚀刻堆叠以形成磊晶源极/漏极区域。在形成或处理专用于n型晶体管的晶粒区域内的特征的同时，可遮蔽专用于p型晶体管的晶粒区域。类似地，在形成或处理专用于p型晶体管的晶粒区域内的特征的同时，可遮蔽专用于n型晶体管的晶粒区域。各个掩膜层可以一定方式来形成且处理，该方式改良彼等其他过程的效率，同时亦使得各个掩膜层稍后更容易移除。然后，可在半导体层的堆叠上形成栅极结构以形成晶体管结构。另外，可在晶体管结构的第一侧上形成前部互连结构，并且可在晶体管结构的相反侧上形成背部互连结构。然而，各种实施例可应用于包含代替纳米-FET或与纳米-FET组合的其他类型晶体管(例如，鳍式场效应晶体管(fin field effect transistor；FinFET)、平面晶体管、或类似物)的晶粒。

图1示出根据一些实施例的三维视图中的纳米-FET(例如，纳米线FET、纳米片FET、或类似物)的实例。纳米-FET包含在基板50(例如，半导体基板)上的鳍66上方的纳米结构55(例如，纳米片、纳米线、或类似物)，其中纳米结构55充当纳米-FET的通道区域。纳米结构55可包括p型纳米结构、n型纳米结构、或其组合。浅沟槽隔离(shallow trench isolation；STI)区域68安置在相邻鳍66之间，这些鳍可在相邻STI区域68上方并且在这些区域之间突出。虽然STI区域68描述/示出为与基板50分开，但是如本文使用，术语“基板”可是指单独半导体基板或半导体基板与隔离区域的组合。另外，虽然鳍66的底部部分示出为与基板50的单一连续材料，但是鳍66的底部部分及/或基板50可包含单一材料或多个材料。在此情况下，鳍66是指在相邻STI区域68之间延伸的部分。

栅极介电质层100在鳍66的顶部表面上方并且沿着纳米结构55的顶部表面、侧壁、及底部表面。栅极电极102在栅极介电质层100上方。磊晶源极/漏极区域92在栅极介电质层100及栅极电极102的相反侧上安置在鳍66上。

图1进一步示出用于稍后附图中的参考横截面。横截面A-A’沿着栅极电极102的纵轴并且在例如与纳米-FET的磊晶源极/漏极区域92之间的电流方向垂直的方向上。横截面B-B’垂直于横截面A-A’并且平行于纳米-FET的鳍66的纵轴并且在例如纳米-FET的磊晶源极/漏极区域92之间的电流方向上。横截面C-C’平行于横截面A-A’并且贯穿纳米-FET的磊晶源极/漏极区域。出于清楚目的，后续附图涉及这些参考横截面。

本文论述的一些实施例在使用后栅极过程形成的纳米-FET的情形中论述。在其他实施例中，可使用前栅极过程。又，一些实施例涵盖用于平面装置诸如平面FET或鳍场效应晶体管(fin field-effect transistor；FinFET)中的态样。

图2至28C为根据一些实施例的制造纳米-FET中的中间阶段的横截面视图。图2至5、6A、21A、22A、23A、24A、25A、26A、27A、及28A示出在图1中示出的参考横截面A-A’。图6B、7B、8B、9B、10B、11B、12B、13B、13C、14B、15B、16B、17B、17D、18B、19B、20B、20D、21B、22B、23B、24B、25B、26B、27B、及28B示出在图1中示出的参考横截面B-B’。图7A、8A、9A、10A、11A、12A、13A、14A、15A、15C、16A、16C、17A、17C、18A、18C、19A、19C、20A、20C、21C、26C、27C、及28C示出在图1中示出的参考横截面C-C’。

在图2中，提供基板50。基板50可为半导体基板，诸如整体半导体(bulksemiconductor)、绝缘体上半导体(semiconductor-on-insulator；SOI)基板、或类似物，其可经掺杂(例如，用p型或n型掺杂剂)或未经掺杂。基板50可为晶圆，诸如硅晶圆。总体上，SOI基板层为在绝缘体层上形成的半导体材料。绝缘体层可为例如包埋氧化物(buriedoxide；BOX)层、氧化硅层、或类似物。绝缘体层提供于基板，通常硅或玻璃基材上。亦可使用其他基板，诸如多层或梯度基板。在一些实施例中，半导体材料基板50可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟；合金半导体，包括硅-锗、砷化镓磷化物、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、及/或砷化镓铟磷化物；或其组合。

基板50具有n型区域50N及p型区域50P。n型区域50N可用于形成n型装置，诸如NMOS晶体管，例如n型纳米-FET，并且p型区域50P可用于形成p型装置，诸如PMOS晶体管，例如p型纳米-FET。n型区域50N可在实体上与p型区域50P分开(如通过分隔物20示出)，并且任何数目的装置特征(例如，其他有源装置、掺杂区域、隔离结构等)可安置在n型区域50N与p型区域50P之间。虽然示出一个n型区域50N及一个p型区域50P，但是可提供任何数目的n型区域50N及p型区域50P。

此外在图2中，多层堆叠64在基板50上形成。多层堆叠64包含第一半导体层51A-C(统称为第一半导体层51)及第二半导体层53A-C(统称为第二半导体层53)的交替层。出于说明目的并且如以下更详细论述，将第二半导体层53移除并且第一半导体层51图案化以在p型区域50P中形成纳米-FET的通道区域。又，将第一半导体层51移除并且第二半导体层53图案化以在n型区域50N中形成纳米-FET的通道区域。然而，在一些实施例中，可将第一半导体层51移除并且第二半导体层53可图案化以在n型区域50N中形成纳米-FET的通道区域，并且可将第二半导体层53移除并且第一半导体层51可图案化以在p型区域50P中形成纳米-FET的通道区域。在其他实施例中，可将第一半导体层51移除并且第二半导体层53可图案化以同时在n型区域50N及p型区域50P中形成纳米-FET的通道区域。在其他实施例中，可将第二半导体层53移除并且第一半导体层51可图案化以同时在n型区域50N及p型区域50P中形成纳米-FET的通道区域。

出于示例性目的,多层堆叠64示出为包括第一半导体层51及第二半导体层53中的各者的三个层。在一些实施例中，多层堆叠64可包括任何数目的第一半导体层51及第二半导体层53。多层堆叠64的各层可使用诸如化学气相沉积(chemical vapor deposition；CVD)、原子层沉积(atomic layer deposition；ALD)、气相磊晶(vapor phase epitaxy；VPE)、分子束磊晶(molecular beam epitaxy；MBE)、或类似过程来磊晶生长。在各种实施例中，第一半导体层51可由适合于p型纳米-FET的第一半导体材料形成，诸如硅锗或类似物，并且第二半导体层53可由适合于n型纳米-FET的第二半导体材料形成，诸如硅、硅碳、或类似物。出于示例性目的，多层堆叠64示出为具有适合于p型纳米-FET的最低半导体层。在一些实施例中，可形成多层堆叠64以使得最低层为适合于n型纳米-FET的半导体层。

第一半导体材料及第二半导体材料可为彼此具有高蚀刻选择性的材料。因此，可在不显著移除n型区域50N中的第二半导体材料的第二半导体层53的情况下移除第一半导体材料的第一半导体层51，由此使得第二半导体层53图案化以形成n型NSFETS的通道区域。类似地，可在不显著移除p型区域50P中的第一半导体材料的第一半导体层51的情况下移除第二半导体材料的第二半导体层53，由此使得第一半导体层51图案化以形成p型NSFETS的通道区域。

现在参看图3，根据一些实施例，在基板50中形成鳍66并且在多层堆叠64中形成纳米结构55。在一些实施例中，通过在多层堆叠64及基板50中蚀刻沟槽，可分别在多层堆叠64及基板50中形成纳米结构55及鳍66。蚀刻可为任何可接受蚀刻过程，诸如反应离子蚀刻(reactive ion etch；RIE)、中性束蚀刻(neutral beam etch；NBE)、类似者、或其组合。蚀刻可为各向异性的。通过蚀刻多层堆叠64来形成纳米结构55可进一步自第一半导体层51中界定第一纳米结构52A-C(统称为第一纳米结构52)并且自第二半导体层53中界定第二纳米结构54A-C(统称为第二纳米结构54)。第一纳米结构52及第二纳米结构54可进一步统称为纳米结构55。

鳍66及纳米结构55可通过任何合适方法来图案化。例如，鳍66及纳米结构55可使用一或多个微影过程，包括双重图案化或多重图案化过程来图案化。总体上，双重图案化或多重图案化过程将微影术与自对准过程组合，允许产生例如间距小于另外可使用单一、直接微影过程获得的间距的图案。例如，在一个实施例中，牺牲层在基板上形成并且使用微影过程来图案化。使用自对准过程，在图案化牺牲层旁边形成分隔物。然后将牺牲层移除，并且剩余分隔物可然后用于使鳍66图案化。

出于示例性目的，图3将n型区域50N及p型区域50P中的鳍66示出为具有实质上相等宽度。在一些实施例中，n型区域50N中的鳍66的宽度可比p型区域50P中的鳍66更大或更薄。此外，虽然鳍66及纳米结构55中的各者示出为在所有各处具有一致宽度，但是在其他实施例中，鳍66及/或纳米结构55可具有锥形侧壁以使得鳍66及/或纳米结构55中的各者的宽度在朝向基板50的方向上连续地增加。在这些实施例中，各纳米结构55可具有不同宽度并且在形状上为梯形。

在图4中，与鳍66相邻地形成浅沟槽隔离(shallow trench isolation；STI)区域68。STI区域68可通过在基板50、鳍66、及纳米结构55上，以及在相邻鳍66之间沉积绝缘材料而形成。绝缘材料可为氧化物，诸如氧化硅、氮化物、类似者、或其组合，并且可通过高密度等离子体CVD(high-density plasma CVD；HDP-CVD)、可流动CVD(flowable CVD；FCVD)、类似者、或其组合来形成。可使用通过任何可接受过程形成的其他绝缘材料。在所说明的实施例中，绝缘材料为通过FCVD过程形成的氧化硅。一旦形成绝缘材料，可执行退火过程。在一实施例中，形成绝缘材料以使得过量绝缘材料覆盖纳米结构55。虽然绝缘材料示出为单层，但是一些实施例可利用多个层。例如，在一些实施例中，衬垫(未单独地示出)可首先沿着基板50、鳍66、及纳米结构55的表面形成。其后，填充材料，诸如以上论述的彼等可在衬垫上形成。

然后，将移除过程应用于绝缘材料以便移除纳米结构55上的过量绝缘材料。在一些实施例中，可利用平坦化过程诸如化学机械抛光(chemical mechanical polish；CMP)、回蚀刻过程、其组合、或类似过程。平坦化过程暴露纳米结构55以使得在平坦化过程完成之后，纳米结构55及绝缘材料的顶部表面为相齐的。

然后，使绝缘材料凹陷以形成STI区域68。使绝缘材料凹陷以使得区域50N及区域50P中的鳍66的上部部分在相邻STI区域68之间突出。此外，STI区域68的顶部表面可具有如示出的平坦表面、凸面、凹面(诸如成碟形)、或其组合。STI区域68的顶部表面可通过合适蚀刻来形成平坦的、凸形的、及/或凹形的。STI区域68可使用可接受蚀刻过程来凹陷，诸如对于绝缘材料的材料具有选择性的过程(例如，以比鳍66及纳米结构55的材料更快的速率来蚀刻绝缘材料的材料)。例如，可使用利用例如稀氢氟酸(dilute hydrofluoric；dHF)的氧化物移除。

如上相对于图2至图4所述的过程仅为如何可形成鳍66及纳米结构55的一个实例。在一些实施例中，鳍66及/或纳米结构55可使用掩膜及磊晶生长过程来形成。例如，介电质层可在基板50的顶部表面上形成，并且可蚀刻穿过介电质层的沟槽以便暴露下伏基板50。磊晶结构可在沟槽中磊晶生长，并且介电质层可凹陷以使得磊晶结构自介电质层中突出以形成鳍66及/或纳米结构55。磊晶结构可包含交替的以上论述的半导体材料，诸如第一半导体材料及第二半导体材料。在其中磊晶结构磊晶生长的一些实施例中，磊晶生长材料可在生长期间原位掺杂，从而可消除先前及/或之后植入，但是原位及植入掺杂可一起使用。

另外，仅出于示例性目的，第一半导体层51(及所得第一纳米结构52)及第二半导体层53(及所得第二纳米结构54)在本文中示出并且论述为包含p型区域50P及n型区域50N中的相同材料。因此，在一些实施例中，第一半导体层51及第二半导体层53中的一者或两者可为不同材料或在p型区域50P及n型区域50N中以不同顺序形成。

此外在图4中，合适孔(未单独地示出)可在鳍66、纳米结构55、及/或STI区域68中形成。在具有不同孔类型的实施例中，n型区域50N及p型区域50P的不同植入步骤可使用光阻剂或其他掩膜(未单独地示出)来达成。例如，光阻剂可在n型区域50N及p型区域50P中的鳍66及STI区域68上形成。将光阻剂图案化以便暴露p型区域50P。光阻剂可通过使用一或多种旋涂或沉积技术来形成并且可使用可接受微影技术来图案化。一旦光阻剂图案化，在p型区域50P中执行n型杂质植入，并且光阻剂可充当掩膜以便实质上防止n型杂质植入n型区域50N中。n型杂质可为磷、砷、锑、或类似物，其以约10¹³个原子/cm³至约10¹⁴个原子/cm³范围内的浓度植入该区域中。在植入之后，将光阻剂移除，诸如通过可接受灰化过程。

在植入p型区域50P之后或之前，在p型区域50P及n型区域50N中的鳍66、纳米结构55、及STI区域68上形成光阻剂或其他掩膜(未单独地示出)。将光阻剂图案化以便暴露n型区域50N。光阻剂可使用一或多种旋涂或沉积技术来形成并且可使用可接受微影技术来图案化。一旦光阻剂图案化，可在n型区域50N中执行p型杂质植入，并且光阻剂可充当掩膜以便实质上防止p型杂质植入p型区域50P中。p型杂质可为硼、氟化硼、铟、或类似物，其以约10¹³个原子/cm³至约10¹⁴个原子/cm³范围内的浓度植入该区域中。在植入之后，可将光阻剂移除，诸如通过可接受灰化过程。

在植入n型区域50N及p型区域50P之后，可执行退火以便修复植入损伤并且活化所植入的p型及/或n型杂质。在一些实施例中，磊晶鳍的生长材料可在生长期间原位掺杂，从而可消除植入，但是原位及植入掺杂可一起使用。

在图5中，在鳍66及/或纳米结构55上形成虚设介电质层70。虚设介电质层70可为例如氧化硅、氮化硅、其组合、或类似物，并且可根据可接受技术来沉积或热生长。在虚设介电质层70上形成虚设栅极层72，并且在虚设栅极层72上形成掩膜层74。虚设栅极层72可沉积在虚设介电质层70上，然后平坦化，诸如通过CMP。掩膜层74可沉积在虚设栅极层72上。虚设栅极层72可为导电或非导电材料并且可选自包括非晶硅、聚晶硅(多晶硅)、聚晶硅-锗(poly-crystalline silicon-germanium；聚-SiGe)、金属氮化物、金属硅化物、金属氧化物、及金属的群组。虚设栅极层72可通过物理气相沉积(physical vapor deposition；PVD)、CVD、溅射沉积、或沉积选定材料的其他技术来沉积。虚设栅极层72可由具有不同于蚀刻隔离区域的较高蚀刻选择性的其他材料制成。掩膜层74可包括例如氮化硅、氧氮化硅、或类似物。在此实例中，横跨n型区域50N及p型区域50P形成单一虚设栅极层72及单一掩膜层74。应注意仅出于示例性目的，虚设介电质层70展示为仅覆盖鳍66及纳米结构55。在一些实施例中，可沉积虚设介电质层70以使得虚设介电质层70覆盖STI区域68，以使得虚设介电质层70在虚设栅极层72与STI区域68之间延伸。

图6A至图20D示出制造实施例装置中的各个额外步骤。图6A、7A、8A、9A、10A、11A、12A、13A、13C、14A、15A、15C、16A、16C、17A、17C、17D、18A、18C、19A、19C、20A、及20C示出n型区域50N或p型区域50P中的特征。在图6A及图6B中，掩膜层74(参见图5)可使用可接受微影及蚀刻技术来图案化以形成掩膜78。然后，掩膜78的图案可转移至虚设栅极层72及虚设介电质层70以分别形成虚设栅极76及虚设栅极介电质71。虚设栅极76覆盖鳍66的相应通道区域。掩膜78的图案可用于将虚设栅极76中的各者与相邻虚设栅极76在实体上分开。虚设栅极76亦可具有实质上垂直于相应鳍66的纵向方向的纵向方向。

在图7A及图7B中，第一分隔层80及第二分隔层82分别在图6A及图6B中示出的结构上形成。随后将第一分隔层80及第二分隔层82图案化以便充当形成自对准源极/漏极区域的分隔物。在图7A及图7B中，第一分隔层80在STI区域68的顶部表面；鳍66、纳米结构55、及掩膜78的顶部表面及侧壁；及虚设栅极76及虚设栅极介电质71的侧壁上形成。第二分隔层82沉积在第一分隔层80上。第一分隔层80可使用诸如热氧化的技术由氧化硅、氮化硅、氧氮化硅、或类似物形成，或通过CVD、ALD、或类似技术来沉积。第二分隔层82可由具有与第一分隔层80的材料不同的蚀刻速率的材料形成，诸如氧化硅、氮化硅、氧氮化硅、或类似物，并且可通过CVD、ALD、或类似技术来沉积。

在第一分隔层80形成之后并且在形成第二分隔层82之前，可执行轻微地掺杂源极/漏极(lightly doped source/drain；LDD)区域的植入(未单独地示出)。在具有不同装置类型的实施例中，类似于以上在图4中论述的植入，可在暴露p型区域50P的同时，在n型区域50N中形成掩膜诸如光阻剂，并且合适类型(例如，p型)杂质可植入p型区域50P中的暴露鳍66及纳米结构55中。然后可移除掩膜。随后，在暴露n型区域50N的同时，可在p型区域50P中形成掩膜诸如光阻剂，并且合适类型杂质(例如，n型)可植入n型区域50N中的暴露鳍66及纳米结构55中。然后可移除掩膜。n型杂质可为先前论述的任何n型杂质，并且p型杂质可为先前论述的任何p型杂质。轻微地掺杂源极/漏极区域可具有约1x10¹⁵个原子/cm³至约1x10¹⁹原子/cm³范围内的杂质浓度。退火可用于修复植入损伤并且活化所植入的杂质。

在图8A及图8B中，将第一分隔层80及第二分隔层82蚀刻以形成第一分隔物81及第二分隔物83。如以下更详细论述，第一分隔物81及第二分隔物83用于将随后形成的源极漏极区域进行自对准，以及在后续处理期间保护鳍66及/或纳米结构55的侧壁。第一分隔层80及第二分隔层82可使用合适蚀刻过程，诸如各向同性蚀刻过程(例如，湿式蚀刻过程)、各向异性蚀刻过程(例如，干式蚀刻过程)、或类似过程来蚀刻。在一些实施例中，第二分隔层82的材料具有与第一分隔层80的材料不同的蚀刻速率，以使得在图案化第二分隔层82时，第一分隔层80可充当蚀刻止挡层，并且使得在图案化第一分隔层80时，第二分隔层82可充当掩膜。例如，第二分隔层82可使用各向异性蚀刻过程来蚀刻，其中第一分隔层80充当蚀刻止挡层，其中第二分隔层82的其余部分形成第二分隔物83，如图8A示出。其后，在蚀刻第一分隔层80的暴露部分时，第二分隔物83充当掩膜，由此形成第一分隔物81，如图8A示出。虽然未在图8B中具体示出，根据一些实施例，蚀刻过程(例如，各向异性蚀刻过程)可另外自掩膜78的顶部上移除第一分隔层80及第二分隔层82，以及自虚设栅极76及掩膜78的侧面移除第二分隔层82。

如图8A示出，第一分隔物81及第二分隔物83安置于鳍66及/或纳米结构55的侧壁上。如图8B示出，第一分隔物81及第二分隔物83的部分可保持与掩膜78、虚设栅极76、及虚设栅极介电质71相邻并且在其上方。在未具体示出的其他实施例中，与顶部掩膜78、虚设栅极76、及虚设栅极介电质71相邻并且在其上方，可将第二分隔层82自第一分隔层80上方移除，并且第一分隔层80可自掩膜78的顶部移除。

应注意以上揭示内容总体上描述形成分隔物及LDD区域的过程。可使用其他过程及序列。例如，可利用更少或额外分隔物，可利用不同的步骤序列(例如，可在沉积第二分隔层82之前，将第一分隔物81图案化)，可形成并且移除额外分隔物，及/或类似者。此外，n型及p型装置可使用不同结构及步骤来形成。

在图9A及图9B中，根据一些实施例，在鳍66、纳米结构55、及基板50中形成第一凹槽86。随后在第一凹槽86中形成磊晶源极/漏极区域。第一凹槽86可贯穿第一纳米结构52及第二纳米结构54，并且进入基板50中。如图9A示出，STI区域68的顶部表面可与第一凹槽86的底部表面相齐的。在各种实施例中，可蚀刻鳍66以使得第一凹槽86的底部表面安置于STI区域68的顶部表面的下方；或类似情形。第一凹槽86可通过使用各向异性蚀刻过程诸如RIE、NBE、或类似过程来蚀刻鳍66、纳米结构55、及基板50而形成。在用于形成第一凹槽86的蚀刻过程期间，第一分隔物81、第二分隔物83、及掩膜78遮蔽鳍66、纳米结构55、及基板50的部分。单一蚀刻过程或多个蚀刻过程可用于蚀刻纳米结构55及/或鳍66的各层。可使用定时蚀刻过程以便在第一凹槽86到达所需深度之后终止第一凹槽86的蚀刻。

在图10A及图10B中，对由第一凹槽86暴露的由第一半导体材料(例如，第一纳米结构52)形成的多层堆叠64的层的侧壁的部分进行蚀刻以形成n型区域50N中的侧壁凹槽88，并且对由第一凹槽86暴露的由第二半导体材料(例如，第二纳米结构54)形成的多层堆叠64的层的侧壁的部分进行蚀刻以形成p型区域50P中的侧壁凹槽88。虽然在图10B中，侧壁凹槽88中的第一纳米结构52及第二纳米结构54的侧壁示出为直的，但是侧壁可为凹形的或凸形的。侧壁可使用各向同性蚀刻过程，诸如湿式蚀刻或类似过程来蚀刻。在使用对于第一半导体材料具有选择性的蚀刻剂来蚀刻第一纳米结构52的同时，p型区域50P可使用掩膜(未展示)来保护，以使得如与n型区域50N中的第一纳米结构52相比，第二纳米结构54及基板50保持相对未蚀刻。类似地，在使用对于第二半导体材料具有选择性的蚀刻剂来蚀刻第二纳米结构54的同时，n型区域50N可使用掩膜(未展示)来保护，以使得如与p型区域50P中的第二纳米结构54相比，第一纳米结构52及基板50保持相对未蚀刻。在第一纳米结构52包括例如SiGe，并且第二纳米结构54包括例如Si或SiC的一实施例中，使用四甲基氢氧化铵(tetramethylammonium hydroxide；TMAH)、氢氧化铵(ammonium hydroxide；NH₄OH)、或类似物的干式蚀刻过程可用于蚀刻n型区域50N中的第一纳米结构52的侧壁，并且使用氟化氢、另一种氟基蚀刻剂、或类似物的干式蚀刻过程可用于蚀刻p型区域50P中的第二纳米结构54的侧壁。

在图11A-图11B中，第一内部分隔物90在侧壁凹槽88中形成。第一内部分隔物90可通过在图10A及图10B中示出的结构上方沉积内部分隔层(未单独地示出)来形成。第一内部分隔物90充当随后形成的源极/漏极区域与栅极结构之间的隔离特征。如以下更详细论述，源极/漏极区域在第一凹槽86中形成，同时n型区域50N中的第一纳米结构52及p型区域50P中的第二纳米结构54用对应栅极结构置换。

内部分隔层可通过共形沉积过程，诸如CVD、ALD、或类似过程来沉积。内部分隔层可包含诸如氮化硅或氧氮化硅的材料，但是可利用任何合适材料，诸如具有少于约3.5的k-值的低介电常数(low-dielectric constant；低-k)材料。然后，内部分隔层可各向异性地蚀刻以形成第一内部分隔物90。第一内部分隔物90可用于防止后续蚀刻过程，诸如用于形成栅极结构的蚀刻过程破坏随后形成的源极/漏极区域(诸如磊晶源极/漏极区域92，以下论述)。虽然外部侧壁第一内部分隔物90示出为与n型区域50N中的第二纳米结构54的侧壁齐平并且与p型区域50P中的第一纳米结构52的侧壁齐平，但是第一内部分隔物90的外部侧壁可分别延伸超过第二纳米结构54及/或第一纳米结构52的侧壁或自这些侧壁凹陷。

在图12A-图19C，磊晶源极/漏极区域92在第一凹槽86中形成。具体而言，图12A-图15C示出形成n型区域50N中的磊晶源极/漏极区域92，并且图16A-图19C示出形成p型区域50P中的磊晶源极/漏极区域92。在一些实施例中，磊晶源极/漏极区域92可对n型区域50N中的第二纳米结构54及p型区域50P中的第一纳米结构52施加应力，由此改良性能。如示出，磊晶源极/漏极区域92在第一凹槽86中形成以使得各虚设栅极76安置在相应相邻成对的磊晶源极/漏极区域92之间。在一些实施例中，第一分隔物81用于将磊晶源极/漏极区域92与虚设栅极76分开并且第一内部分隔物90用于将磊晶源极/漏极区域92与纳米结构55分开合适侧向距离以使得磊晶源极/漏极区域92不与所得纳米-FET的随后形成栅极发生短路。

参考图12A-图12B，p-掩膜层93在结构(例如，n型区域50N及p型区域50P)上方形成。在n型区域50N(例如，NMOS区域)的第一凹槽86中形成n型磊晶源极/漏极区域92期间，p-掩膜层93保护p型区域50P。p-掩膜层93可通过共形沉积过程，诸如ALD、CVD、或类似过程来沉积。p-掩膜层93可包含诸如金属氧化物的材料，包括氧化铝、氧化铪、氧化锆、氧化钛、氧化锌、或类似物。使用金属氧化物作为p-掩膜层93允许薄p-掩膜层93，从而通过甚至当诸如第一凹槽86的特征具有很小临界尺寸时亦可提供完全覆盖来有利地保护基板。沉积之后，p-掩膜层93可具有实质上光滑暴露表面93S并且实质上或完全非晶。例如，在一些实施例中，p-掩膜层93可沉积至约1nm与约10nm之间的厚度、约2.6g/cm³与约4.0g/cm³之间的密度、及约0.1nm与约0.8nm之间的粗糙度。

参考图13A-图13C，沉积之后，可对p-掩膜层93执行沉积后处理200(或粗糙化处理200)。沉积后处理200使p-掩膜层93稳定以形成更致密层。因此，p-掩膜层93可具有更呈波状、或更粗糙的暴露表面93R而非先前光滑暴露表面93S。暴露表面93R的更呈波状(或更粗糙)形状改良后续步骤(参见图15A-图15C)中的磊晶生长期间的选择性，因为在p-掩膜层93的更粗糙表面93R上，磊晶不太容易地并且呈较小结节来生长。在p-掩膜层93上方的磊晶的较少生长亦允许在n型区域50N中形成磊晶源极/漏极区域92之后，更有效移除p-掩膜层93(参见图16A-图16C)。

沉积后处理200可包含热处理、等离子体处理、UV处理、微波处理、等离子体轰击、植入、标线吸收处理、电子退火、辐射退火、类似者、或其任何组合。根据一些实施例，沉积后处理200可包含热处理，其包含在大于约650℃的温度，包括约650℃与约900℃之间的温度下，退火约30分钟与约8小时之间的持续时间。热处理可在氮、氩、氦、氢、或类似物的环境中执行。当在沉积后处理200期间，一些或所有p-掩膜层93结晶且/或致密化时，p-掩膜层93可变得更薄。沉积后处理200之后，p-掩膜层93可具有约0.5nm与约6nm之间的厚度、约2.8g/cm³与约4.2g/cm³之间的密度、及约2nm与约5nm之间的粗糙度。

参考示出图13B的区域201的放大视图的图13C，沉积后处理200可将非晶p-掩膜层93部分或完全转化至结晶形式。注意示出区域201描绘p-掩膜层93的部分，其代表安置在结构上方的p-掩膜层93的任何或所有其他部分。例如，p-掩膜层93的上部部分可包含结晶层93C，同时p-掩膜层93的下部部分可仍然为实质上非晶层93A。结晶层93C可具有约2nm与约5nm之间的厚度T_93C，并且非晶层93A可具有约2nm与约5nm之间的厚度T_93A。

另外或替代地，沉积后处理200可包含等离子体处理。在等离子体处理期间，p-掩膜层93的表面93S暴露于氮、氩、氨、氧、氦、类似者、或其组合的等离子体，以便改变p-掩膜层93的材料性质及/或蚀刻部分。等离子体处理可在约50℃与约500℃之间的温度下，并且在约0.5托与约10托之间的压力下执行约10秒至约10分钟之间的持续时间。

沉积后处理200可进一步包含UV辐射处理。在UV辐射处理期间，p-掩膜层93的表面93S暴露于氮、氩、氨、氧、氦、类似者、或其任何组合的环境中的UV辐射，以便改变p-掩膜层93的材料性质及/或蚀刻部分。UV辐射处理可在约50瓦特与约1000瓦特之间的能量下执行约30秒至约10分钟之间的持续时间。

另外或替代地，沉积后处理200可包含微波辐射处理。在微波辐射处理期间，p-掩膜层93的表面93S暴露于氮、氩、氨、氧、氦、类似者、或其任何组合的环境中的微波辐射，以便改变p-掩膜层93的材料性质及/或蚀刻部分。微波辐射处理可在约500瓦特与约3000瓦特之间的能量下执行约30秒与约10分钟之间的持续时间。

根据一些实施例，沉积后处理200可包含一个或多个上述处理过程的组合。例如，沉积后处理200可包含热处理以及等离子体处理，不论是否同时或连续地执行。在其他实施例中，沉积后处理200可包含热处理、等离子体处理、及UV辐射处理，不论是否两个或全部同时执行或全部三个连续执行。

参考图14A-图14B，在沉积后处理200之后，p-掩膜层93自n型区域50N中移除。光阻剂(未特异性示出)，诸如硬掩膜，可在p-掩膜层93上方形成并且经图案化以便暴露n型区域50N中的p-掩膜层93。然后，p-掩膜层93可使用合适蚀刻过程，诸如各向同性蚀刻过程(例如，湿式蚀刻过程)、各向异性蚀刻过程(例如，干式蚀刻过程)、或类似过程来蚀刻。然后，光阻剂可通过合适过程，诸如各向同性蚀刻过程或各向异性蚀刻过程来移除。在其他实施例中，通过上述过程中的一个，将p-掩膜层93在n型区域50N中移除，而无需首先在p-掩膜层93上方形成光阻剂。

参考图15A-图15C，磊晶源极/漏极区域92在n型区域50N中的第一凹槽86中磊晶生长，并且磊晶材料的结节92N可在p-掩膜层93上方形成。磊晶源极/漏极区域92可包括适合于n型纳米-FET的任何可接受材料。例如，若第二纳米结构54为硅，磊晶源极/漏极区域92可包括对第二纳米结构54施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂碳化硅、磷化硅、或类似物。磊晶源极/漏极区域92可具有自纳米结构55的相应上部表面升高的表面并且可具有端面。

如上所述，结节92N(例如，少量磊晶)可在p-掩膜层93上方生长。然而，p-掩膜层93的粗糙表面93R降低可另外形成的结节92N的数目及大小，从而允许在以下更详细论述的后续步骤中，更大地控制磊晶源极/漏极区域92的形成并且改良p-掩膜层93(及结节92N)的移除。如示出，磊晶源极/漏极区域92中的每一个形成为一体连续材料，而结节92N形成为不连续集群或结节。

与先前对于形成轻微掺杂源极/漏极区域论述的过程类似地，磊晶源极/漏极区域92、第一纳米结构52、第二纳米结构54、及/或基板50可用掺杂剂植入以形成源极/漏极区域，随后退火。源极/漏极区域可具有约1x10¹⁹个原子/cm³与约1x10²¹个原子/cm³之间的杂质浓度。源极/漏极区域的n型杂质可为先前论述的任何杂质。在p-掩膜层93仍然保护p型区域50P的同时，可植入n型杂质。在一些实施例中，磊晶源极/漏极区域92可在生长期间原位掺杂。

由于用于形成磊晶源极/漏极区域92的磊晶过程，磊晶源极/漏极区域92的上部表面具有侧向向外扩展超过纳米结构55的侧壁的端面。在一些实施例中，这些端面导致相同NSFET的相邻磊晶源极/漏极区域92合并，如图15A示出。在其他实施例中，在磊晶过程完成之后，相邻磊晶源极/漏极区域92保持分离，如图15C示出。在图15A及图15C示出的实施例中，可在STI区域68的顶部表面形成第一分隔物81，由此阻断磊晶生长。在一些其他实施例中，第一分隔物81可覆盖纳米结构55的侧壁的部分，从而进一步阻断磊晶生长。在一些其他实施例中，用于形成第一分隔物81的分隔物蚀刻可调整以便移除分隔物材料，从而允许磊晶生长区域延伸至STI区域68的表面。

磊晶源极/漏极区域92可包含一或多个半导体材料层。例如，磊晶源极/漏极区域92可包含第一半导体材料层92A、第二半导体材料层92B、及第三半导体材料层92C。任何数目的半导体材料层可用于磊晶源极/漏极区域92。第一半导体材料层92A、第二半导体材料层92B、及第三半导体材料层92C中的每一个可由不同半导体材料形成并且可掺杂至不同掺杂剂浓度。在一些实施例中，第一半导体材料层92A可具有小于第二半导体材料层92B并且大于第三半导体材料层92C的掺杂剂浓度。在磊晶源极/漏极区域92包含三个半导体材料层的实施例中，可沉积第一半导体材料层92A，第二半导体材料层92B可沉积在第一半导体材料层92A上方，并且第三半导体材料层92C可沉积在第二半导体材料层92B上方。

在图16A-图19C中，p-掩膜层93及结节92N可自p型区域50P中移除，并且p型区域50P(例如，PMOS区域)中的磊晶源极/漏极区域92可以与如上关于n型区域50N中的磊晶源极/漏极区域92所述类似的方式来形成。

参考图16A-图16C，p-掩膜层93及结节92N可自p型区域50P中移除。例如，p-掩膜层93及结节92N可使用湿式或干式蚀刻以诸如硫酸(sulfuric acid；H₂SO₄)、氟化氢(hydrogenfluoride；HF)、氯化氢(hydrogen chloride；HCl)、氨(ammonia；NH₃+H₂O)、类似者、其任何组合的蚀刻剂、或任何合适蚀刻剂来移除。结节92N的降低尺寸及数目(归因于p-掩膜层93的粗糙表面93R)改良通过上述过程移除p-掩膜层93及结节92N的效率。然后，n-掩膜层94可在结构(例如，n型区域50N及p型区域50P)上方形成。在p型区域50P(例如，PMOS区域)的第一凹槽86中形成p型磊晶源极/漏极区域92期间，n-掩膜层94保护n型区域50N。n-掩膜层94可通过共形沉积过程，诸如ALD、CVD、或类似过程来沉积。n-掩膜层94可包含诸如金属氧化物的材料，包括氧化铝、氧化铪(hafnium oxide；HfO₂)、氧化锆(zirconium oxide；ZrO₂)、或类似物。n-掩膜层94可与p-掩膜层93相同或不同，并且可通过类似或不同过程形成。使用金属氧化物作为n-掩膜层93允许薄n-掩膜层94，从而通过甚至当诸如第一凹槽86的特征具有很小临界尺寸时亦可提供完全覆盖来有利地保护基板。沉积之后，n-掩膜层94可具有实质上光滑暴露表面94S并且实质上或完全非晶。n-掩膜层94可变得更薄并且具有约1nm与约10nm之间的厚度、约2.6g/cm³与约4.0g/cm³之间的密度、及约0.1nm与约0.8nm之间的粗糙度。

参考图17A-图17D，沉积之后，可对n-掩膜层94执行沉积后处理300(或粗糙化处理300)。与p-掩膜层93一样，沉积后处理300使n-掩膜层94稳定以形成更致密层。因此，n-掩膜层94可具有更呈波状、或更粗糙的暴露表面94B而非先前光滑暴露表面94S。与p-掩膜层93的更粗糙暴露表面93R一样，n-掩膜层94的更粗糙暴露表面94R改良后续步骤(参见图19A-图19C)中的磊晶生长期间的选择性，因为在n-掩膜层94的更粗糙表面94R上，磊晶不太容易地并且呈较小结节来生长。在n-掩膜层94上方的磊晶的较少生长亦允许在p型区域50P中形成磊晶源极/漏极区域92之后，更有效移除n-掩膜层94(参见图20A-图20D)。

关于p-掩膜层93描述的任何沉积后处理200可用于n-掩膜层94的沉积后处理300(例如，热处理、等离子体处理、UV处理、微波处理、等离子体轰击、植入、标线吸收处理、电子退火、辐射退火、类似者、或其任何组合)。n-掩膜层94的沉积后处理300可为与用于p-掩膜层93的沉积后处理200相同或相似的过程，或这些过程可为不同的。根据一些实施例，沉积后处理300可包含热处理，其包含在大于约650℃的温度，包括约650℃与约900℃之间的温度下，退火约30分钟与约8小时之间的持续时间。热处理可在氮、氩、氦、氢、或类似物的环境中执行。当在沉积后处理300期间，一些或所有n-掩膜层94结晶且/或致密化时，n-掩膜层94可变得更薄。沉积后处理300之后，n-掩膜层94可具有约0.5nm与约6nm之间的厚度、约2.8g/cm³与约4.2g/cm³之间的密度、及约2nm与约5nm之间的粗糙度。

例如，在一些实施例中，两个沉积后处理200及300可包含热处理及/或等离子体处理。在其他实施例中，沉积后处理200或300中的一者可包含一种类型的处理(例如，热处理)，而另一沉积后处理200或300包含不同类型的处理(例如，等离子体处理)。在其他实施例中，沉积后处理200或300中的一者可包含处理(例如，热处理与等离子体处理)的一种组合，而另一沉积后处理200或300包含单一处理或处理(例如，热处理与UV辐射处理)的不同组合。

参考示出图17B的区域301的放大视图的图17D，沉积后处理300可将非晶n-掩膜层94部分或完全转化至结晶形式。注意示出区域301描绘n-掩膜层94的部分，其代表安置在结构上方的n-掩膜层94的任何或所有其他部分。例如，n-掩膜层94的上部部分可包含结晶层94C，同时n-掩膜层94的下部部分可仍然为实质上非晶层94A。结晶层94C可具有约2nm与约5nm之间的厚度T_94C，并且非晶层94A可具有约2nm与约5nm之间的厚度T_94A。当在沉积后处理300期间，一些或所有p-掩膜层93结晶且/或致密化时，n-掩膜层93可变得更薄。

参考图18A-图18C，在沉积后处理300之后，n-掩膜层94自p型区域50P中移除。光阻剂(未特异性示出)，诸如硬掩膜，可在n-掩膜层94上方形成并且经图案化以便暴露p型区域50P中的n-掩膜层94。然后，n-掩膜层94可使用合适蚀刻过程，诸如各向同性蚀刻过程(例如，湿式蚀刻过程)、各向异性蚀刻过程(例如，干式蚀刻过程)、或类似过程来蚀刻。然后，光阻剂可通过合适过程，诸如各向同性蚀刻过程或各向异性蚀刻过程来移除。在其他实施例中，通过上述过程中的一个，将n-掩膜层94在p型区域50P中移除，而无需首先在n-掩膜层94上方形成光阻剂。

参考图19A-图19C，磊晶源极/漏极区域92在p型区域50P中的第一凹槽86中磊晶生长，并且磊晶材料的结节92N可在n-掩膜层94上方形成。磊晶源极/漏极区域92可包括适合于p型纳米-FET的任何可接受材料。例如，若第一纳米结构52为硅锗，磊晶源极/漏极区域92可包含对第一纳米结构52施加压缩应变的材料，诸如硅-锗、锗、锗锡、或类似物。磊晶源极/漏极区域92可具有自多层堆叠64的相应表面升高的表面并且可具有端面。

如上所述，结节92N(例如，少量磊晶)可在n-掩膜层94上方生长。然而，n-掩膜层94的粗糙表面94B降低可另外形成的结节92N的数目及大小，从而允许在以下更详细论述的后续步骤中，更大地控制磊晶源极/漏极区域92的形成并且改良n-掩膜层94(及结节92N)的移除。如示出，磊晶源极/漏极区域92中的每一个形成为一体连续材料，而结节92N形成为不连续集群或结节。

与先前对于形成轻微掺杂源极/漏极区域论述的过程类似地，磊晶源极/漏极区域92、第一纳米结构52、第二纳米结构54、及/或基板50可用掺杂剂植入以形成源极/漏极区域，随后退火。源极/漏极区域可具有约1x10¹⁹个原子/cm³与约1x10²¹个原子/cm³之间的杂质浓度。源极/漏极区域的p型杂质可为先前论述的任何杂质。在n-掩膜层94仍然保护n型区域50N的同时，可植入p型杂质。在一些实施例中，磊晶源极/漏极区域92可在生长期间原位掺杂。

如以上关于n型区域50N中的磊晶源极/漏极区域92论述，出于与以上关于n型区域50N中的磊晶源极/漏极区域92陈述的原因类似的原因，p型区域50P中的磊晶源极/漏极区域92可包含类似或不同形状。由于用于形成p型区域50P中的磊晶源极/漏极区域92的磊晶过程，磊晶源极/漏极区域92的上部表面具有侧向向外扩展超过纳米结构55的侧壁的端面。在一些实施例中，这些端面导致相同NSFET的相邻磊晶源极/漏极区域92合并，类似地如以上图15A示出。在其他实施例中，在磊晶过程完成之后，相邻磊晶源极/漏极区域92保持分离，类似地如以上图15C示出。在与图15A及图15C示出的实施例类似的实施例中，可在STI区域68的顶部表面形成第一分隔物81，由此阻断磊晶生长。在一些其他实施例中，第一分隔物81可覆盖纳米结构55的侧壁的部分，从而进一步阻断磊晶生长。在一些其他实施例中，用于形成第一分隔物81的分隔物蚀刻可调整以便移除分隔物材料，从而允许磊晶生长区域延伸至STI区域68的表面。

如以上结合图15A-图15C关于n型区域50N中的磊晶源极/漏极区域92论述，p型区域50P中的磊晶源极/漏极区域92可包含一或多个半导体材料层，其与以上论述类似地或不同地具有一或多个不同掺杂剂浓度。

参考图20A-图20D，n-掩膜层94及结节92N可自n型区域50N中移除。例如，n-掩膜层94及结节92N可使用湿式或干式蚀刻以诸如硫酸(sulfuric acid；H₂SO₄)、氟化氢(hydrogenfluoride；HF)、氯化氢(hydrogen chloride；HCl)、氨(ammonia；NH₃+H₂O)、类似者、其任何组合的蚀刻剂、或任何合适蚀刻剂来移除。结节92N的降低尺寸及数目(归因于n-掩膜层94的粗糙表面94R)改良通过上述过程移除n-掩膜层94及结节92N的效率。

参考图20D，虽然第一内部分隔物90的外部侧壁在图10B至图20B中示出为直的，但是第一内部分隔物90的外部侧壁可为凹形的或凸形的。举例而言，图20D示出其中第一纳米结构52的侧壁为凹形的，第一内部分隔物90的外部侧壁为凹形的，并且第一内部分隔物自n型区域50N中的第二纳米结构54的侧壁凹陷的实施例。如关于n型区域50N示出，磊晶源极/漏极区域92可与第一内部分隔物90接触地形成并且可延伸超过第二纳米结构54的侧壁。亦示出其中第二纳米结构54的侧壁为凹形的，第一内部分隔物90的外部侧壁为凹形的，并且第一内部分隔物自p型区域50P中的第一纳米结构52的侧壁凹陷的实施例。如关于p型区域50P示出，磊晶源极/漏极区域92可与第一内部分隔物90接触地形成并且可延伸超过第二纳米结构54的侧壁。

在图21A-图21C中，第一层间介电质(interlayer dielectric；ILD)96沉积在图6A及图20A-图20D示出的结构上(图7A-图20D的过程不改变图6A示出的横截面)。第一ILD 96可由介电材料形成，并且可通过任何合适方法沉积，诸如CVD、等离子体-增强CVD(plasma-enhanced CVD；PECVD)、或FCVD。介电材料可包括磷硅酸盐玻璃(phospho-silicate glass；PSG)、硼硅酸盐玻璃(boro-silicate glass；BSG)、硼掺杂磷硅酸盐玻璃(boron-dopedphospho-silicate glass；BPSG)、未掺杂硅酸盐玻璃(undoped silicate glass；USG)、或类似物。可使用通过任何可接受过程形成的其他绝缘材料。在一些实施例中，将接触蚀刻止挡层(contact etch stop layer；CESL)95安置在第一ILD 96与磊晶源极/漏极区域92、掩膜78、及第一分隔物81之间。CESL 95可包含介电材料，诸如，氮化硅、氧化硅、氧氮化硅、或类似物，其具有与上覆第一ILD 96的材料不同的蚀刻速率。

在图22A-图22B中，可执行平坦化过程，诸如CMP，以使第一ILD 96的顶部表面与虚设栅极76或掩膜78的顶部表面相齐。平坦化过程亦可移除虚设栅极76上的掩膜78，及第一分隔物81的沿着掩膜78的侧壁的部分。在平坦化过程之后，虚设栅极76、第一分隔物81、及第一ILD 96的顶部表面在过程变异内为相齐的。相应地，虚设栅极76的顶部表面经由第一ILD 96暴露。在一些实施例中，掩膜78可保留，在此情况下平坦化过程使第一ILD 96的顶部表面与掩膜78及第一分隔物81的顶部表面相齐。

在图23A及图23B中，虚设栅极76、及若存在的掩膜78在一或多个蚀刻步骤中移除，以使得形成第二凹槽98。虚设介电质层60的在第二凹槽98中的部分亦移除。在一些实施例中，虚设栅极76及虚设介电质层60通过各向异性干式蚀刻过程来移除。例如，蚀刻过程可包括使用一或多种反应气体的干式蚀刻过程，该一或多种反应气体以比第一ILD 96或第一分隔物81更快的速率选择性地蚀刻虚设栅极76。各第二凹槽98暴露且/或覆盖纳米结构55的部分，这些纳米结构充当随后完成的纳米-FET的通道区域。纳米结构55的充当通道区域的部分安置在相邻成对的磊晶源极/漏极区域92之间。在移除期间，当蚀刻虚设栅极76时，虚设介电质层60可用作蚀刻止挡层。然后，在移除虚设栅极76之后，可移除虚设介电质层60。

在图24A及图24B中，将n型区域50N中的第一纳米结构52及p型区域50P中的第二纳米结构54移除，从而延伸第二凹槽98。第一纳米结构52可通过在p型区域50P上方形成掩膜(未展示)，并且使用对于第一纳米结构52的材料具有选择性的蚀刻剂，执行各向同性蚀刻过程诸如湿式蚀刻或类似过程来移除，同时如与第一纳米结构52相比，第二纳米结构54、基板50、STI区域68保持相对未蚀刻。在第一纳米结构52包括例如SiGe，并且第二纳米结构54A-54C包括例如Si或SiC的实施例中，四甲基氢氧化铵(tetramethylammoniumhydroxide；TMAH)、氢氧化铵(ammonium hydroxide；NH₄OH)、或类似物可用于移除n型区域50N中的第一纳米结构52。

p型区域50P中的第二纳米结构54可通过在n型区域50N上方形成掩膜(未展示)，并且使用对于第二纳米结构54的材料具有选择性的蚀刻剂，执行各向同性蚀刻过程诸如湿式蚀刻或类似过程来移除，同时如与第二纳米结构54相比，第一纳米结构52、基板50、STI区域68保持相对未蚀刻。在第二纳米结构54包括例如SiGe，并且第一纳米结构52包括例如Si或SiC的实施例中，氟化氢、另一种氟基蚀刻剂、或类似物可用于移除p型区域50P中的第二纳米结构54。

在图25A及图25B中，栅极介电质层100及栅极电极102形成置换栅极。栅极介电质层100共形地沉积在第二凹槽98中。在n型区域50N中，栅极介电质层100可在基板50的顶部表面及侧壁上及第二纳米结构54的顶部表面、侧壁、及底部表面上形成，并且在p型区域50P中，栅极介电质层100可在基板50的顶部表面及侧壁上及第一纳米结构52的顶部表面、侧壁、及底部表面上形成。栅极介电质层100亦可沉积在第一ILD 96、CESL 95、第一分隔物81、及STI区域68的顶部表面上。

根据一些实施例，栅极介电质层100包含一或多个介电质层，诸如氧化物、金属氧化物、类似者、或其组合。例如，在一些实施例中，栅极介电质可包含氧化硅层及在氧化硅层上的金属氧化物层。在一些实施例中，栅极介电质层100包括高-k介电质材料，并且在这些实施例中，栅极介电质层100可具有大于约7.0的k值，并且可包括金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅的硅酸盐、及其组合。在n型区域50N及p型区域50P中，栅极介电质层100的结构可为相同或不同的。栅极介电质层100的形成方法可包括分子束沉积(molecular-beamdeposition；MBD)、ALD、PECVD、及其类似方法。

栅极电极102分别沉积在栅极介电质层100上方，并且填充第二凹槽98的剩余部分。栅极电极102可包括含有金属的材料诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合、或其多层。例如，虽然在图25A及图25B中示出单层栅极电极102，但是栅极电极102可包含任何数目的衬垫层、任何数目的功函数调节层、及填充材料。构成栅极电极102的层的任何组合可在相邻第二纳米结构54之间以及在第二纳米结构54A与基板50之间沉积在n型区域50N中，并且可在相邻第一纳米结构52之间沉积在p型区域50P中。

在n型区域50N及p型区域50P中形成栅极介电质层100可同时发生以使得各区域中的栅极介电质层100由相同材料形成，并且形成栅极电极102可同时发生以使得各区域中的栅极电极102由相同材料形成。在一些实施例中，各区域中的栅极介电质层100可通过不同过程形成，以使得栅极介电质层100可为不同材料且/或具有不同层数，且/或各区域中的栅极电极102可通过不同过程形成，以使得栅极电极102可为不同材料且/或具有不同层数。在使用不同过程时，各种掩膜步骤可用于遮蔽并且暴露合适区域。

在填充第二凹槽98之后，可执行平坦化过程，诸如CMP，以便移除栅极介电质层100及栅极电极102的材料的过量部分，这些过量部分在第一ILD 96的顶部表面上方。因此，栅极电极102及栅极介电质层100的材料的剩余部分形成所得纳米-FET的置换栅极结构。栅极电极102及栅极介电质层100可统称为“栅极结构”。

在图26A-图26C中，栅极结构(包括栅极介电质层100及相应上覆栅极电极102)为凹陷的，以使得直接在栅极结构上方以及在第一分隔物81的相反部分之间形成凹槽。将包含诸如氮化硅、氧氮化硅、或类似物的介电材料的一或多个层的栅极掩膜104填充在凹槽中，继之以平坦化过程，以便移除在第一ILD96上方延伸的介电材料的过量部分。随后形成的栅极接点(诸如以下相对于图27A-图28C论述的栅极接点114)穿透栅极掩膜104以便接触凹陷栅极电极102的顶部表面。

如进一步通过图26A-图26C示出，第二ILD 106沉积在第一ILD 96上方及在栅极掩膜104上方。在一些实施例中，第二ILD 106为通过FCVD形成的可流动薄膜。在一些实施例中，第二ILD 106通过诸如PSG、BSG、BPSG、USG、或类似物的介电材料来形成，并且可通过任何合适方法，诸如CVD、PECVD、或类似方法来沉积。

在图27A-图27C中，将第二ILD 106、第一ILD 96、CESL 95、及栅极掩膜104蚀刻以形成第三凹槽108，其使磊晶源极/漏极区域92及/或栅极结构的表面暴露。第三凹槽108可通过使用各向异性蚀刻过程，诸如RIE、NBE、或类似过程进行蚀刻来形成。在一些实施例中，第三凹槽108可使用第一蚀刻过程来蚀刻穿过第二ILD 106及第一ILD 96；可使用第二蚀刻过程来蚀刻穿过栅极掩膜104；并且然后可使用第三蚀刻过程来蚀刻穿过CESL 95。掩膜，诸如光阻剂，可在第二ILD 106上方形成并且图案化，以便遮蔽第二ILD 106的部分免受第一蚀刻过程及第二蚀刻过程的影响。在一些实施例中，蚀刻过程可过度蚀刻，并且因此，第三凹槽108延伸至磊晶源极/漏极区域92及/或栅极结构中，并且第三凹槽108的底部可与磊晶源极/漏极区域92及/或栅极结构相齐(例如，处于相同水准，或具有与基板的相同距离)，或更低(例如，更接近于基板)。虽然图27B将第三凹槽108示出为暴露相同横截面中的磊晶源极/漏极区域92及栅极结构，但是在各种实施例中，磊晶源极/漏极区域92及栅极结构可在不同横截面中暴露，由此降低使随后形成的接点发生短路的风险。形成第三凹槽108之后，硅化物区域110在磊晶源极/漏极区域92上方形成。在一些实施例中，硅化物区域110通过以下来形成：首先在暴露部分磊晶源极/漏极区域92上方，沉积能够与下伏磊晶源极/漏极区域92的半导体材料(例如，硅、硅锗、锗)反应以形成硅化物或锗化物区域的金属(未展示)，诸如镍、钴、钛、钽、铂、钨、其他贵金属、其他耐高温金属、稀土金属或其合金，然后执行热退火过程以形成硅化物区域110。然后例如通过蚀刻过程来移除沉积金属的未反应部分。虽然硅化物区域110被称为硅化物区域，但是硅化物区域110亦可为锗化物区域，或硅锗化物区域(例如，包含硅化物及锗化物的区域)。在一实施例中，硅化物区域110包含TiSi，并且具有约2nm与约10nm之间范围内的厚度。

随后，在图28A-图28C中，接点112及114(亦可被称为接触插塞)在第三凹槽108中形成。接点112及114可各自包含一或多个层，诸如屏障层、扩散层、及填充材料。例如，在一些实施例中，接点112及114各自包括屏障层及导电材料(未单独地示出)，并且电气耦合至下伏导电特征(例如，在所说明实施例中的栅极电极102及/或硅化物区域110)。接点114电气耦合至栅极结构(例如，栅极电极102)并且可被称为栅极接点，并且接点112电气耦合至硅化物区域110并且可被称为源极/漏极接点。屏障层可包括钛、氮化钛、钽、氮化钽、或类似物。导电材料118可为铜、铜合金、银、金、钨、钴、铝、镍、或类似物。可执行平坦化过程，诸如CMP，以便自第二ILD 106的表面移除过量材料。

虽然图28A-图28C示出接点112延伸至磊晶源极/漏极区域92中的每一个，但是接点112可自某些磊晶源极/漏极区域92省去。例如，虽然未特异性示出，导电特征(例如，电力干线)可随后经由一个或多个磊晶源极/漏极区域92的背部附接。对于这些特定磊晶源极/漏极区域92，源极/漏极接点112可省去或可为未电气连接至任何上覆导电线(亦未特异性示出)的虚设接点。

实施例可达成优势。例如，本文揭示的实施例改良形成磊晶源极/漏极区域92中的产率及有效性。具体而言，形成包含金属氧化物的掩膜层(例如，p-掩膜层93及n-掩膜层94)允许更薄掩膜层，从而在随着技术进展而变得更小的临界尺寸上形成完成保护层。另外，对掩膜层执行沉积后处理200或300达成额外益处。首先，沉积后处理200或300将掩膜层的光滑暴露表面(例如，光滑暴露表面93S及94S)转化至粗糙的暴露表面(例如，粗糙的暴露表面93R及94R)。与更平滑暴露表面93A/94A相比，更粗糙暴露表面93B/94B对于形成磊晶源极/漏极区域92期间的磊晶生长具有更低选择性。其次，磊晶生长的更低选择性通过最大限度地减少可针对磊晶生长来执行的磊晶蚀刻步骤的数目及/或持续时间来改良临界尺寸控制。第三，降低在掩膜层上方的磊晶生长产生可随后移除(例如，通过各向同性湿式蚀刻)的掩膜层，而不会受到安置在掩膜层上方的磊晶材料的较大结节或磊晶材料的结节的较大数量阻碍。

在一实施例中，方法包含在基板上方形成半导体层；蚀刻半导体层的部分以形成第一凹槽及第二凹槽；在半导体层上方形成第一掩膜层；对第一掩膜层执行第一热处理，第一热处理使第一掩膜层致密化；蚀刻第一掩膜层以便暴露第一凹槽；在第一凹槽中形成第一半导体材料；及移除第一掩膜层。在另一实施例中，第一半导体材料包含硅锗、碳化硅、磷掺杂碳化硅、及磷化硅中的至少一者。在另一实施例中，执行第一热处理包含辐射处理。在另一实施例中，执行第一热处理包含等离子体处理。在另一实施例中，第一热处理使第一掩膜层的至少一部分结晶。在另一实施例中，在第一热处理之后，第一掩膜层具有比在第一热处理之前更粗糙的上部表面。在另一实施例中，方法包含在半导体层上方形成第二掩膜层；对第二掩膜层执行第二热处理，第二热处理使第二掩膜层致密化；蚀刻第二掩膜层以便暴露第二凹槽；及在第二凹槽中形成第二半导体材料。在另一实施例中，第一热处理及第二热处理中的一者进一步包含等离子体处理。

在一实施例中，方法包含在第一基板上方形成半导体层；蚀刻半导体层以形成第一区域中的第一凹槽及第二区域中的第二凹槽；在第一区域及第二区域上方沉积第一掩膜层；使第一掩膜层粗糙化；自第二区域移除第一掩膜层；在第二凹槽中形成第一磊晶源极/漏极区域；移除第一掩膜层的剩余部分；在第一区域及第二区域上方沉积第二掩膜层；使第二掩膜层粗糙化；自第一区域移除第二掩膜层；在第一凹槽中形成第二磊晶源极/漏极区域；移除第二掩膜层的剩余部分；及在半导体层上方形成栅极结构。在另一实施例中，使第一掩膜层粗糙化包含对第一掩膜层执行热处理。在另一实施例中，对第一掩膜层执行热处理在大于650℃的温度下执行。在另一实施例中，第一掩膜层包含金属氧化物。在另一实施例中，使第一掩膜层粗糙化及使第二掩膜层粗糙化中的一者包含热处理，并且其中另一者包含等离子体处理。在另一实施例中，使第一掩膜层粗糙化及使第二掩膜层粗糙化中的一者进一步包含UV辐射处理。在另一实施例中，在使第一掩膜层粗糙化之前，第一掩膜层为非晶的，并且其中在使第一掩膜层粗糙化之后，第一掩膜层的至少上部部分为结晶的。在另一实施例中，移除第一掩膜层的剩余部分包含使用氢氟酸的湿式蚀刻。

在一实施例中，方法包含在基板上方沉积掩膜层，基板包含第一凹槽及第二凹槽；对掩膜层执行沉积后处理；各向异性地蚀刻掩膜层以暴露第二凹槽；磊晶生长半导体材料的在掩膜层上方的第一部分及半导体材料的在第二凹槽中的第二部分，第一部分包含不连续结节；及各向同性地蚀刻以便移除掩膜层。在另一实施例中，执行沉积后处理包含执行热处理。在另一实施例中，执行沉积后处理进一步包含执行等离子体处理。在另一实施例中，沉积后处理进一步包含UV处理。

前述概述多个实施例的特征以使得熟悉此项技术者可更好理解本揭露的态样。熟悉此项技术者应认识到其可容易使用本揭露作为设计或改进执行相同目的及/或达成本文介绍的实施例的相同优势的其他过程及结构的基础。熟悉此项技术者应亦认识到此类等效构建不脱离本揭露的精神及范围，并且其可在本文中进行各种变化、取代、及变更而不脱离本揭露的精神及范围。