具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员基于本申请所获得的所有其他实施例，都属于本申请保护的范围。

为了实现芯片状态信号的完整输出，本申请实施例提供了一种芯片，参见图1，包括：

功能模块11、变速箱模块12、数据编扰码模块13、高速收发模块14；所述功能模块11与所述变速箱模块12连接，所述变速箱模块12与所述数据编扰码模块13连接，所述数据编扰码模块13与所述高速收发模块14连接；

所述功能模块11，用于生成第一位宽的第一状态信号；

所述变速箱模块12，用于将所述第一位宽的第一状态信号调整为第二位宽的第二状态信号，其中，所述第二位宽大于所述第一位宽；

所述数据编扰码模块13，用于对所述第二状态信号进行编码及直流平衡加扰，得到第三状态信号；

所述高速收发模块14，用于对外输出所述第三状态信号，其中，所述高速收发模块用于输出所述第三状态信号的带宽大于所述第一状态信号的传输带宽。

功能模块用于实现芯片的各种功能，为芯片中需要进行检测的模块，功能模块在运行过程中持续会生成第一位宽的状态信号，即第一状态信号。例如，功能模块的主频为A赫兹，第一位宽为B比特，则功能模块每个时钟(每1/A秒)生成B比特的数据。

GearBox（变速箱）模块用于将第一位宽的第一状态信号调整为第二位宽的第二状态信号，即每个第二状态信号的位宽为第二位宽。第二位宽根据数据编扰码模块每次处理的位宽确定，数据编扰码模块每次仅能处理指定位宽（第二位宽）的数据，因此需要变速箱模块将持续的第一状态信号调整为多个第二位宽的第二状态信号。

数据编扰码模块每次对第二位宽的第二状态信号进行编码及直流平衡加扰，得到第三状态信号。高速收发模块对外输出第三状态信号。从而实现芯片的状态信号的输出。高速收发模块包括高速收发器，可以理解的是，高速收发器的信号输出速度可达到GHZ级别，要远远高于Pin的输出速度，例如，以高速收发器使用SerDes（一种高速串行收发器）为例，单个SerDes每秒可以传输几个G、几十个G甚至上百G的数据。因此高速收发模块的信号输出速度可达到GHZ级别，能够实现主频为GHZ级别的芯片的状态信号的完整输出。

本申请实施例中的，利用变速箱模块将功能模块生成的第一位宽的第一状态信号调整为第二位宽的第二状态信号，得到数据编扰码模块能够处理的第二位宽的状态信号，利用数据编扰码模块对第二状态信号进行编码及直流平衡加扰得到的第三状态信号满足高速收发模块的发送需求，由芯片的高速收发模块对外输出第三状态信号，其中，第二位宽大于第一位宽，高速收发模块用于输出第三状态信号的带宽大于第一状态信号的传输带宽，从而能够实现芯片状态信号的完整输出。

针对芯片中有多个功能模块的场景，在一种可能的实施方式中，参见图2，所述芯片包括多个功能模块，所述芯片还包括：MUX（Multiplexer，多路复用器）模块15；

多个所述功能模块分别与所述多路复用器模块连接，所述多路复用器模块与所述变速箱模块连接；

所述多路复用器模块，用于将指定功能模块的状态信号传输给所述变速箱模块。

MUX模块设置在功能模块与变速箱模块之间，MUX模块可以在多个功能模块中，选取至少一个指定的功能模块的第一状态信号发送给变速箱模块。

在一种可能的实施方式中，所述变速箱模块具体用于：在接收到所述数据编扰码模块的使能信号后，判断自身的第一数据队列中第一状态信号的数据长度是否不小于所述第二位宽，若小于则在所述第一数据队列的第一状态信号中添加预设闲置信号，得到第二位宽的第二状态信号；若不小于则在所述第一数据队列中读取长度为第二位宽的状态信号，得到第二位宽的第二状态信号。

变速箱模块中包括第一数据队列，变速箱模块中的第一数据队列保持接收第一状态信号。每当变速箱模块接收到使能信号时，变速箱模块便判断第一数据队列中第一状态信号的数据长度是否达到第二位宽，若达到了第二位宽，则变速箱模块按照先入先出的原则从第一数据队列中读取第二位宽的状态信号，作为第二位宽的第二状态信号。若未达到第二位宽，则在第一数据队列中补入预设闲置信号，以使第一数据队列中状态信号与预设闲置信号的总数据长度为第二位宽，从而得到第二位宽的第二状态信号。变速箱模块并向下一模块输出当前的第二状态信号。其中，第一数据队列中第一状态信号的数据长度小于第二位宽，包括第一数据队列中完全不包括第一状态信号的情况，此时的第二状态信号完全由预设闲置信号组成。

一个例子中，使能信号可以为数据编扰码模块发送的tx_enable信号，例如，每当数据编扰码模块完成第二位宽的第二状态信号的处理后，便向变速箱模块输出一次tx_enable信号。一个例子中，第一数据队列可以为FIFO（ First Input First Output,先入先出）队列。一个例子中，预设闲置信号可以为IDLE（空闲字符），其中，IDLE为Data（数据）为7bits，CTRL（Control，控制）为1bit的信号，即标准以太网协议中的IDLE。

为了进一步提高芯片状态信号的输出速率，满足多Lane（线路）的输出需求，在一种可能的实施方式中，参见图3，所述高速收发模块包括至少两个高速收发器141，所述芯片包括至少两个数据编扰码模块13，所述高速收发器141与所述数据编扰码模块13一一对应；

所述数据编扰码模块13，用于对自身接收到的第二状态信号进行编码及直流平衡加扰得到第三状态信号，并将得到的第三状态信号发送给自身对应的高速收发器；

所述高速收发器141，用于对外输出自身接收到的第三状态信号。

一个例子中，变速箱模块可以采用轮询的方式，将各第二位宽的第二状态信号依次发送给各数据编扰码模块，数据编扰码模块对自身接收到的第二状态信号进行编码及直流平衡加扰得到第三状态信号，并将得到的第三状态信号发送给自身对应的高速收发器。

当芯片中有多个高速收发器时，为了保证接收端信号的同步，在一种可能的实施方式中，参见图4，所述芯片还包括：同步头插入模块16；

所述变速箱模块与所述数据编扰码模块通过所述同步头插入模块16连接；

所述变速箱模块，还用于针对每个第二位宽的第二状态信号，在该第二状态信号后插入第四位宽的控制信号，并将插入控制信号的第二状态信号发送给所述同步头插入模块的第二数据队列。

所述同步头插入模块16，用于当自身的第二数据队列中每接收到第一设定数量个第二状态信号时，在所述第二数据队列中插入第二设定数量个同步头；在从所述第二数据队列中选取第三位宽的数据后，按照轮询的方式发送给各所述数据编扰码模块，其中，每个所述同步头的位宽为所述第三位宽且所述第二位宽与所述第四位宽和值为所述第三位宽；所述第二设定数量为所述高速收发模块中高速收发器的数量，所述第一设定数量为所述第二设定数量的整数倍。

第二状态信号后的控制信号用于区分该第二状态信号中的状态信号与预设闲置信号，一个例子中，第二状态信号的位宽为预设闲置信号的位宽的整数倍。预设闲置信号的位宽为第五位宽，则第二位宽为第五位宽的整数倍，第四位宽=第二位宽/第五位宽。例如，第二状态信号的位宽（第二位宽）为64bits，预设闲置信号的位宽（第五位宽）为8bits，则控制信号的位宽（第四位宽）为64/8=8bits。则控制信号中的每1bit的数据用于表示第二状态信号中第五位宽的数据的类型；例如，可以用0表示状态信号，用1表示预设闲置信号。则8bits的控制信号00000001表示第二状态信号中的前7×8位的数据为状态信号，最后8位的数据为预设闲置信号。

变速箱模块将插入控制信号的第二状态信号发送给同步头插入模块中的第二数据队列。例如，变速箱模块将64bits的第二状态信号+8bits的控制信号发送给同步头插入模块中的第二数据队列。

将高速收发模块中高速收发器的数量记为N，即第一设定数量为N，第一设定数量为Y*N。同步头插入模块中包括第二数据队列，当第二数据队列中每接收到Y*N个第二状态信号，便在第二数据队列中插入N个同步头；每次在第二数据队列中选取第三位宽的数据，按照轮询的方式依次发送给各数据编扰码模块。

周期性插入同步头的目的就是为了多Lane（线路）间的Deskew（歪斜补偿）对齐。将高速收发模块中高速收发器的数量记为N，同步头插入模块持续从变速箱模块接收各第二位宽的第二状态信号，然后加入到自身的第二数据队列中，一个例子中，第二数据队列为FIFO队列。在第二数据队列中通过周期性的计数器对加入第二数据队列的第二状态信号的位宽进行计数，每当加入Y*N个第二状态信号，同步头插入模块便在第二数据队列中插入N个同步头，每个同步头的位宽为第三位宽。同步头插入模块按照先入先出的原则每次从第二数据队列中选取第三位宽的数据，并按照轮询的方式将选取的数据依次发送给各数据编扰码模块。这样每个高速收发器便均可以获得到同步头，且不同高速收发器的相对应的同步头后的第二状态信号在时序上相邻。一个例子中，同步头包括同步头本体及控制信号，同步头本体的位宽为第二位宽，同步头中控制信号的位宽为第四位宽。

一个例子中，同步头的同步头本体可以采用Interlaken协议中的同步头，将同步头本体设置为固定值0x78f678f678f678f6（若未达到第二位宽，需要补齐到第二位宽）。

以高速收发模块包括两个高速收发器为例，例如图5所示，第二数据队列中的数据分别为同步头1、同步头2、第二状态信号1、第二状态信号2、第二状态信号3、第二状态信号4、……；数据编扰码模块1分别对同步头1、第二状态信号1、第二状态信号3……进行编码及直流平衡加扰，得到第三状态信号1、第三状态信号3、第三状态信号5……；数据编扰码模块2分别对同步头2、第二状态信号2、第二状态信号4……进行编码及直流平衡加扰，得到第三状态信号2、第三状态信号4、第三状态信号6……；则高速收发器1发出的数据依次为第三状态信号1、第三状态信号3、第三状态信号5……，高速收发器2发出的数据依次为第三状态信号2、第三状态信号4、第三状态信号6……。

在本申请实施例中，针对芯片中有多个高速收发器的情况，通过同步头插入模块在第二状态信号中插入同步头，接收端便可以基于同步头实现不同高速收发器的第二状态信号的对齐，从而实现多lane间的Deskew对齐。

在一种可能的实施方式中，所述数据编扰码模块13包括：

64B66B编码器，用于基于64B66B编码协议对所述第二状态信号进行编码，得到编码信号；

扰码器，用于对所述编码信号进行直流平衡加扰，得到第三状态信号；

IP模块，用于将所述第三状态信号发送给对应的高速收发器。

针对任一数据编扰码模块，该数据编扰码模块接收到的第二状态信号首先输入到64B66B编码器中；64B66B编码器将编码得到的编码信号发送给扰码器，扰码器对接收到的编码信号进行直流平衡加扰得到第三状态信号，并将第三状态信号发送给IP模块，IP模块将接收到的第三状态信号发送给该数据编扰码模块对应的高速收发器。

64B66B编码器本质上是一个映射表，其作用是对端接收方向上可据此映射表规则在高速收发器上接收到的数据流上找到每个第二位宽第二状态信号的边界。编码器使用64B66B编码器，则第二位宽为64bits；一个例子中，以第四位宽为8bits为例，64B66B编码器每次接收到的插入控制信号的第二状态信号为：64bits的第二状态信号+8bits的控制信号的形式，64B66B编码器基于8bits的控制信号对64bits的第二状态信号进行编码，得到66bits的编码信号；一个例子中，64B66B编码器还可以在编码信号中增加其他的控制字符。扰码器的作用是保证在高速收发器线路上传输的数据的直流平衡，加扰的目的是为了使信号中0的和1的个数相等。IP模块的作用是将第二状态信号的并行数据真正的发送到高速收发器线路上去。一个例子中高速收发器可以为SerDes。

64B66B编码器为标准以太网规定的编码器，在本申请实施例中，利用64B66B编码器来实现状态信号的编码，可以直接复用芯片中已有的64B66B编码器，而不用在额外添加编码器，从而可以降低芯片的成本。

为了更加清楚的说明本申请实施例中芯片的工作过程，下面以芯片的功能模块的主频为1.2Ghz，生成的第一状态信号的第一位宽为40bits为例，进行举例说明。可以理解的是，此处数值仅为举例，并不是用于限定本申请的保护范围，本领域技术人员可以在本申请的发明构思下调整芯片中相应的数值，其仍在本申请的保护范围内。

芯片的主频为1.2GHZ，MUX模块连通的功能模块传输的第一状态信号的带宽为40bits * 1.2Ghz = 48Gbits/s，为了实现带宽48Gbits/s的信号的传输，高速收发模块可以采用两个25.78125Ghz的Serdes，考虑64B66B编码后的带宽损失，两个Serdes的总带宽为：25.78125Gbits/s*64/66*2 = 50Gbits/s。显然50Gbits/s大于48Gbits/s，因此能够满足状态信号的传输带宽。

变速箱模块的第一数据队列从MUX模块持续接收40bits的状态信号，即每1/(1.2×10⁹)秒接收40bits的状态信号。变速箱模块每次接收到64B66B编码器的tx_enable信号时，从第一数据队列中选取64bits位宽的信号作为第二状态信号，若第一数据队列中第一状态信号的位宽不足64bits，则可以插入IDLE来凑足64bits的数据，从而得到64bits位宽的第二状态信号，当第一数据队列中持续没有第一状态信号时，变速箱模块可以连续吐出多个IDLE字节组成的64bits的第二状态信号，以弥补芯片内部和Serdes线路上的带宽差异。一个例子中，变速箱模块每次可以输出64bits的第二状态信号+8bits的CTRL信号，此处8bits的CTRL信号为控制信令，其位宽并不算在第二状态信号的第二位宽内。

同步头插入模块是为了实现多lane间的Deskew对齐，所以当只有1个Serdes时，可不使能此模块，本申请实施例中高速收发模块包括2个Serdes，因此需要使用同步头插入模块来实现多lane间的Deskew对齐。同步头插入模块中持续从变速箱模块中接收64bits +8bits的数据，并将接收到的数据放入第二数据队列中。第二数据队列的入口处可以设置一个周期性的计数器，例如，设置为N×2048，其中N为Serdes的数量，本实施例中为2。每计数写入2×2048个64bits位宽的第二状态信号，则向第二数据队列中插入2个固定内容的同步头。这样每个Serdes便均可以获得到同步头，且不同Serdes的相对应的同步头后的第二状态信号在时序上相邻。可以采用Interlaken协议将同步头设置为固定值0x78f678f678f678f6。同步头插入模块每次接收到64B66B编码器输出的tx_enable信号后，便从来从第二数据队列中读出1个64bit的Data（此处的Data为第二状态信号或同步头）和8bits的CTRL信号发送给数据编扰码模块。

芯片中包括两个数据编扰码模块，将同步头插入模块发送的状态信号以轮询的方式分别发送给各数据编扰码模块处理。数据编扰码模块包括64B66B编码器、扰码器、IP模块。数据编扰码模块可以直接按照相关的以太网标准实现，可以利用芯片中原有的以太网接口来实现数据编扰码模块，从而降低芯片成本，减少芯片面积。64B66B编码器本质上是一个映射表，其作用是对端接收方向可据此映射表从Serdes上接收到的数据流上找到64bits的边界，同时可以在正常的64bits数据以上再增加其他控制字符，例如IDLE控制字符等。扰码器的作用是保证在Serdes线路上传输的数据的DC（直流）平衡，即使0和1的个数相等。为了满足1.2Ghz的传输速率可以将64bits的第三状态信号拆分为两个32bits的信号进行发送，IP模块的作用是将32bits的并行数据真正的发送到Serdes线路上去。

本申请实施例中的，可以实现GHZ级主频芯片下完整状态信号的输出，为芯片调试过程提供支持。同时可以复用芯片既有的Serdes，避免增加额外的电路；相比于现有技术只能观测离散时钟周期下的状态信号的跳变状态，本申请实施例可以连续的观测状态信号在每个时钟周期的跳变状态。

为了对芯片输出的第三状态信号进行还原，本申请实施例还提供了一种信号恢复装置，参见图6，包括：

高速收发模块21、数据扰解码模块22、变速箱模块23；所述高速收发模块21与所述数据扰解码模块22连接，所述数据扰解码模块22与所述变速箱模块23连接；

所述高速收发模块21，用于接收芯片发送的第三状态信号；

所述数据扰解码模块22，用于对所述第三状态信号进行直流平衡解扰及解码，得到第二状态信号；

所述变速箱模块23，用于从所述第二状态信号中恢复出第一状态信号。

芯片外需要利用信号恢复装置逆向的将芯片发送出的状态信号解析出来，信号恢复装置可以用芯片实现，也可以用可编程逻辑器件来实现，均在本申请的保护范围内。

信号恢复装置的高速收发模块中的高速收发器的数量应当不小于芯片的高速收发模块中高速收发器的数量，一个例子中，为了减少硬件资源的损耗，信号恢复装置的高速收发模块中的高速收发器的数量与芯片的高速收发模块中高速收发器的数量相同。数据扰解码模块对应芯片中的数据编扰码模块，数据扰解码模块用于对第三状态信号进行直流平衡解扰，并对解扰后的状态信号进行解码，从而得到第二状态信号。数据扰解码模块的直流平衡解扰方式需要与芯片中数据编扰码模块的直流平衡加扰方式相互对应，并且数据扰解码模块的解码方式需要与芯片中数据编扰码模块的编码方式相互对应。

可以理解的是，信号恢复装置用于将芯片输出的第三状态信号欢迎为第一状态信号，因此信号恢复装置中的第一状态信号、第二状态信号及第三状态信号，分别对应芯片中的第一状态信号、第二状态信号及第三状态信号，相关之处参见芯片实施例中第一状态信号、第二状态信号及第三状态信号的描述即可。

在一种可能的实施方式中，参见图7，所述高速收发模块包括至少两个高速收发器211；所述信号恢复装置包括至少两个数据扰解码模块22，所述高速收发器与所述数据扰解码模块一一对应；

所述高速收发器211，用于将所述第三状态信号发送给自身对应的数据扰解码模块22；

所述数据扰解码模块22，用于对自身接收到的第三状态信号进行直流平衡解扰及解码得到第二状态信号。

对应于芯片中的数据编扰码模块，在一种可能的实施方式中，所述数据扰解码模块包括：

IP模块，用于接收对应的高速收发器发送的第三状态信号；

扰码器，用于对所述第三状态信号进行直流平衡解扰，得到编码信号；

64B66B解码器，用于基于64B66B解码协议对所述编码信号进行编码，得到第二状态信号。

针对任一数据扰解码模块，该数据扰解码模块中的IP模块从该数据扰解码模块对应的高速收发器中接收第三状态信号，然后将第三状态信号发送给扰码器；扰码器对自身接收到的第三状态信号进行直流平衡解扰得到编码信号，并将编码信号发送给64B66B解码器，64B66B解码器对自身接收到的编码信号进行编码，得到第二状态信号。

和芯片侧的实现相对应，IP模块用于从高速收发器中获取第三状态信号，扰码器的实现流程为编码器实现流程的逆过程，64B66B解码器的实现流程为64B66B编码器实现流程的逆过程。

信号恢复装置中的变速箱模块的实现流程为芯片中变速箱模块实现流程的逆过程，在一种可能的实施方式中，信号恢复装置中的变速箱模块具体用于：将接收到的第二状态信号中的预设闲置信号去除，得到第一状态信号。例如变速箱模块用于去除掉第二状态信号中的IDLE字节，从而得到第一状态信号。

在一种可能的实施方式中，参见图7，所述装置还包括：歪斜补偿模块24；所述数据扰解码模块与所述变速箱模块通过所述歪斜补偿模块24连接；

所述歪斜补偿模块24，用于接收各所述数据扰解码模块分别发送的第二状态信号，根据各路所述第二状态信号中的同步头对各路所述第二状态信号进行对齐；将对齐后的第二状态信号发送给所述变速箱模块。

歪斜补偿模块和芯片中的同步头插入模块对应，针对有多个高速收发器的情况，需要歪斜补偿模块来保证多个高速收发器输出的状态信号在时间上对齐。一个例子中，每个64B66B解码器后设置一个独立的FIFO，每个FIFO的数据容量可以设计为M乘以第二位宽，其中M为整数，根据多路Lane（多路高速收发器线路）传输过程中的最大时序偏差设置，例如，M可以设置为10、16、24或30等。歪斜补偿模块查找同步头来确定多个FIFO之间的读指针偏差，从而达到多路之间的状态信号的同步。一个例子中，歪斜补偿模块同时会删除同步头，保留第二状态信号和IDLE控制字等，将多路数据合并为一路数据，进入后续的模块。

在一种可能的实施方式中，参见图8，所述装置还包括：

LVDS（Low-Voltage Differential Signaling，低电压差分信号）管脚输出模块25，用于利用多个LVDS管脚输出所述第一状态信号。

当第一状态信号在时钟域被恢复出来后，可通过LVDS管脚输出到设备外部，以利用外部的示波器或者逻辑分析仪等对第一状态信号进行采样分析。

在一种可能的实施方式中，参见图8，所述装置还包括：数据队列26、触发条件检测模块27及以太网接口28；

所述数据队列26，用于存储所述第一状态信号；

所述触发条件检测模块27，用于检测所述数据队列中当前待输出的第一状态信号是否满足预设的触发条件，若满足则通过所述以太网接口输出当前待输出的第一状态信号，若不满足则丢弃当前待输出的第一状态信号。

在一种可能的实施方式中，所述触发条件检测模块27，还用于按照用户的设置信息生成相应的触发条件；

第一状态信号解析出来后，可以持续的发送到数据队列26中，一个例子中，数据队列26可以为FIFO。数据队列26的出口连接触发条件检测模块，触发条件检测模块可以根据客户的设置信息，来这生成对应的触发条件。触发条件用来决定保留第一状态信号中的哪部分数据，未被触发条件命中的数据将在数据队列26的出口处被抛弃，从而保证数据队列26不会出现数据溢出。当触发条件命中时，触发条件检测模块控制数据队列26的入口停止塞入新的数据，数据队列26出口停止抛弃数据，转而连接以太网接口，以太网接口可以按照UDP报文格式打包数据队列26中的数据并传输给外部计算机。一个例子中，数据传输时需要约定相应的协议，以确定计算机能够识别到状态信号的位宽的边界。一个例子中，第一状态信号为40bits，即5字节，此时计算机将收到的数据按照5字节为1个单位进行解析即可。

计算机上可以运行一个软件来解析UDP报文，按照约定的协议来找到第一状态信号的位宽边界，例如，功能模块生成的第一状态信号的带宽为40bits * 1.2Ghz =48Gbits/s，则每个时钟下第一状态信号为40bits，计算机中的软件以5字节为单位处理UDP数据即可，并按照芯片的第一状态信号的实际数位含义，来解析40bits的具体含义，例如40bits中0～31为数据，32～39为控制信号。解析得到的数据可以以图形或者文字的形势显示在屏幕上，从而实现芯片内部某个功能模块的状态信号被完整的呈现在计算机上。

本申请实施例还提供了一种芯片状态检测系统，包括：上述实施例中任一所述的芯片、上述实施例中任一所述的信号恢复装置、状态信号检测设备；所述状态信号检测设备，用于检测所述信号恢复装置输出的第一状态信号。

状态信号检测设备可以为示波器、逻辑分析仪或者计算机等，可以根据需要实际的检测需求进行选取。

本申请实施例还提供了一种信号调整方法，应用于芯片，所述芯片包括高速收发器；参见图9，所述方法包括：

S901，生成待检测的第一位宽的第一状态信号；

S902，将所述第一位宽的第一状态信号调整为第二位宽的第二状态信号，其中，所述第二位宽大于所述第一位宽；

S903，对所述第二状态信号进行编码及直流平衡加扰，得到第三状态信号；

S904，利用高速收发器对外输出所述第三状态信号，其中，所述高速收发器用于输出所述第三状态信号的带宽大于第一状态信号的传输带宽。

在一种可能的实施方式中，所述第一状态信号存储在第一数据队列中；所述将所述第一位宽的第一状态信号调整为第二位宽的第二状态信号，包括：

在获取到使能信号后，判断所述第一数据队列中第一状态信号的数据量是否不小于所述第二位宽，若小于则在所述第一数据队列的第一状态信号中添加预设闲置信号，得到第二位宽的第二状态信号；若不小于则在所述第一数据队列中读取第二位宽的状态信号，得到第二位宽的第二状态信号。

在一种可能的实施方式中，所述第二状态信号存储在第二数据队列中；所述芯片包括至少两个高速收发器，所述方法还包括：

针对每个第二位宽的第二状态信号，在该第二状态信号后插入第四位宽的控制信号；

当所述第二数据队列中每存储第一设定数量个插入控制信号后的第二状态信号时，在所述第二数据队列中插入第二设定数量个同步头；

在从所述第二数据队列中选取第三位宽的数据后，按照轮询的方式利用所述至少两个高速收发器分别发送所述第三位宽的数据，其中，每个所述同步头的位宽为所述第三位宽且所述第二位宽与所述第四位宽和值为所述第三位宽；所述第二设定数量为所述高速收发模块中高速收发器的数量，所述第一设定数量为所述第二设定数量的整数倍。

在一种可能的实施方式中，所述对所述第二状态信号进行编码及直流平衡加扰，得到第三状态信号，包括：

基于64B66B编码协议对第二状态信号进行编码，得到编码信号；

对所述编码信号进行直流平衡加扰，得到第三状态信号；

将得到的第三状态信号发送给对应的高速收发器。

本申请实施例还提供了一种信号恢复方法，应用于信号恢复装置，所述信号恢复装置包括高速收发器；参见图10，所述方法包括：

S1001，利用高速收发器接收芯片发送的第三状态信号；

S1002，对所述第三状态信号进行直流平衡解扰及解码，得到第二状态信号；

S1003，从所述第二状态信号中恢复出第一状态信号。

在一种可能的实施方式中，所述从所述第二状态信号中恢复出第一状态信号，包括：

将第二状态信号中的预设闲置信号去除，得到第一状态信号。

在一种可能的实施方式中，所述信号恢复装置包括至少两个高速收发器；

所述对所述第三状态信号进行直流平衡解扰及解码，得到第二状态信号，包括：

分别对各所述高速收发器各自接收到的第三状态信号进行直流平衡解扰及解码，得到多路第二状态信号；

所述方法还包括：按照各路所述第二状态信号中的同步头，对各路所述第二状态信号进行对齐。

在一种可能的实施方式中，所述分别对各所述高速收发器各自接收到的第三状态信号进行直流平衡解扰及解码，得到多路第二状态信号，包括：

分别获取各高速收发器发送的第三状态信号；

分别对各路第三状态信号进行直流平衡解扰，得到各路编码信号；

基于64B66B解码协议分别对各路编码信号进行编码，得到各路第二状态信号。

在一种可能的实施方式中，所述第一状态信号存储在数据队列中；所述方法还包括：

检测所述数据队列中当前待输出的第一状态信号是否满足所述触发条件，若满足则利用以太网接口输出当前待输出的第一状态信号，若不满足则丢弃当前待输出的第一状态信号。

在一种可能的实施方式中，所述信号恢复装置还包括多个LVDS管脚；所述方法还包括：

利用多个LVDS管脚输出所述第一状态信号。

在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线（例如同轴电缆、光纤、数字用户线）或无线（例如红外、无线、微波等）方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质（例如固态硬盘SolidState Disk (SSD)）等。

需要说明的是，在本文中，各个可选方案中的技术特征只要不矛盾均可组合来形成方案，这些方案均在本申请公开的范围内。诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中的各个实施例均采用相关的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上所述仅为本申请的较佳实施例，并非用于限定本申请的保护范围。凡在本申请的精神和原则之内所作的任何修改、等同替换、改进等，均包含在本申请的保护范围内。