具体实施方式

在通篇说明书当中所提及的「包括」为一开放式的用语，故应解释成「包括但不限定于」。在通篇说明书当中所提及的「第一」、「第二」等叙述，仅用以区别不同的组件，并不对其产生顺序之限制。

请参考图1，图1为本发明实施例中一通讯系统10的示意图。通讯系统10可包括：一传输端TX、一传输通道(channel)CHL以及一接收端RX。传输端TX以及接收端RX可整合至一集成电路(integrated circuit，IC)芯片，但不以此为限。当传输来自传输端TX的一讯号TS1时，随着传输通道CHL长度的增加或传输通道CHL的特性，可能引发讯号TS1的信道衰减与符码间干扰(Intersymbol Interference，ISI)，从而影响传输错误率并降低输入至接收端RX的一讯号RS1的质量。

为了补偿通道衰减并消除符码间干扰，可设置一均衡器。请参考图2，图2为本发明实施例中一均衡器20的示意图。在一些实施例中，均衡器20可设置于接收端RX中，以针对均衡器20接收到的讯号RS1(可称为第一讯号)进行等化处理，来补偿讯号RS1的衰减并改善符码间干扰，但不以此为限，在另一些实施例中，均衡器20亦可设置于传输端TX中。均衡器20可为离散线性均衡器(Discrete Linear Equalizer，DLE)，但不以此为限。如图2所示，均衡器20可包括：复数个延迟器DL2～DL4、复数个乘法器MT1～MT4以及一加法器DR。延迟器DL2～DL4以串联方式耦接，且延迟器DL2～DL4中的任一者耦接于乘法器MT1～MT4中相邻的两个乘法器之间。乘法器MT1用来将均衡器20接收的讯号RS1与一接头系数(tap coefficient或tap weight)C-1相乘以产生一讯号RS1m。延迟器DL2用来延迟讯号RS1并产生一讯号RS2，乘法器MT2用来将讯号RS2与一接头系数C0相乘以产生一讯号RS2m。延迟器DL2用来延迟讯号RS2并产生一讯号RS3，乘法器MT3用来将讯号RS3与一接头系数C1相乘以产生一讯号RS3m。延迟器DL4用来延迟讯号RS3并产生一讯号RS4，乘法器MT4用来将讯号RS4与一接头系数C2相乘以产生一讯号RS4m。加法器DR具有复数个输入端分别耦接于乘法器MT1～MT4，用来将乘法器MT1～MT4产生之讯号RS1m～RS4m(可称为第三讯号)进行相加，以输出一讯号RS5(可称为第二讯号)。

由上述可知，讯号RS1经由均衡器20补偿为讯号RS5，而均衡器20的接头系数C-1～C2将影响讯号RS5的补偿情形，因此，本发明实施例提供一种计算接头系数C-1～C2的装置及方法，而能有效率地决定理想的接头系数C-1～C2。请参考图3，图3为本发明实施例中用于计算接头系数C-1～C2的一装置30的示意图。装置30可耦接至均衡器20，但不以此为限。如图3所示，装置30包括：一处理电路350以及一储存电路360。处理电路350可为中央处理器(Central Processing Unit，CPU)、微处理器或特定应用集成电路(Application-SpecificIntegrated Circuit，ASIC)，而不限于此。储存电路360可为用户识别模块(SubscriberIdentity Module，SIM)、只读式内存(Read-Only Memory，ROM)、闪存(Flash memory)或随机存取内存(Random-Access Memory，RAM)、光盘只读存储器(CD-ROM/DVD-ROM/BD-ROM)、磁带(Magnetic tape)、硬盘(Hard disk)、光学数据储存装置(Optical data storagedevice)、非挥发性储存装置(Non-volatile storage device)、非瞬时计算机可读取介质(Non-transitory computer-readable medium)，而不限于此。

进一步地，请参考图4。图4为本发明实施例用于计算接头系数C-1～C2的一方法40之流程图。方法40可被编译成一程序代码而由图3的处理电路350执行，并储存于储存电路360中。方法40可包括以下步骤：

步骤S400：开始。

步骤S402：依据至少一方程式，计算出一均衡器的至少一接头系数，其中，所述至少一方程式相关于一脉波响应(pulse response)以及一输出波形条件。

步骤S404：结束。

简言之，本发明实施例的装置30以及方法40可有效率地决定均衡器20的理想的接头系数C-1～C2，而能改善符码间干扰，从而确保均衡器20输出的讯号RS5的讯号质量。

具体而言，在步骤S402中，本发明实施例依据相关于脉波响应以及输出波形条件的方程式(例如后述的方程式1～方程式4)来计算出均衡器20的接头系数C-1～C2。请一并参考图5，以厘清脉波响应以及输出波形条件，其中，图5为图1及图2所示的讯号TS1、RS1、RS2的时序图。

在步骤S402中，脉波响应是指输入为单位脉波函数时的输出(响应)，其属于瞬时响应。举例来说，脉波响应可为输入一脉波(如讯号TS1)至传输通道CHL后对应输出的讯号(即讯号RS1)，因此，图5所示的讯号RS1可视为讯号TS1的脉波响应。在一些实施例中，单一一个脉波在接收端RX的脉波响应可通过模拟计算出；在一些实施例中，可通过集成电路设计提供的等效模型来仿真出脉波响应(例如讯号RS1的波形)。如图5所示，讯号TS1在位时间(或可称为符码周期(symbol period))BT1s、BT3s、BT4s的准位分别为0，在位时间BT2s的准位为1，因此具有理想的波形而不易造成逻辑判断错误。在本实施例中，准位为电压准位，但不以此为限，亦可能为电流准位。然而讯号RS1在位时间BT1r1～BT1r4的准位均不为0，而可能造成逻辑判断错误，因此需通过均衡器20将讯号RS1补偿为讯号RS5，使脉波响应的能量分布主要限制于一个位时间(如位时间BT5r2)内。

在步骤S402中，输出波形条件是指讯号的波形在一个取样时间的输出准位不为零，但在其他取样时间的输出准位为零。举例来说，讯号RS5对应取样时间T3的准位Vt3(可称为第一输出准位)不为零，且讯号RS5对应取样时间T2、T4、T5的准位Vt2、Vt4、Vt5(可称为第二输出准位)为零，因此讯号RS5符合输出波形条件。由于符码间干扰是指连续性脉波讯号中的相邻脉波讯号的波形重迭现象，因此当讯号RS5符合输出波形条件时，讯号RS5与相邻的另一个脉波迭加后不致造成逻辑判断错误，从而消除符码间干扰。如图5所示，讯号RS5在位时间BT5r1、BT5r3、BT5r4的准位分别大致为0，在位时间BT5r2的准位大致不为0(例如为1)，因此亦具有理想的波形而不易造成逻辑判断错误。也就是说，讯号RS5实质上使脉波响应的能量分布主要限制于一个位时间(如位时间BT5r2)内。

请参考图6，图6为图2所示的讯号RS1～RS4、RS1m～RS4m的时序图。如图6所示，讯号RS1于取样时间T1～T4分别具有准位V-1、V0、V1、V2。讯号RS1与接头系数C-1(亦可称为前标系数(pre-cursor coefficient))相乘后得到的讯号RS1m于取样时间T1～T4具有准位V-1*C-1、V0*C-1、V1*C-1、V2*C-1。类似地，讯号RS2于取样时间T2～T5分别具有准位V-1～V2。讯号RS2与接头系数C0(亦可称为主标系数(main-cursor coefficient))相乘后得到的讯号RS2m于取样时间T2～T5具有准位V-1*C0、V0*C0、V1*C0、V2*C0。讯号RS3于取样时间T3～T6分别具有准位V-1～V2。讯号RS3与接头系数C1(亦可称为后标系数(post-cursorcoefficient))相乘后得到的讯号RS3m于取样时间T3～T6具有准位V-1*C1、V0*C1、V1*C1、V2*C1。讯号RS4于取样时间T5～T7分别具有准位V-1～V2。讯号RS4与接头系数C2(亦可称为后标系数)相乘后得到的讯号RS4m于取样时间T5～T7具有准位V-1*C2、V0*C2、V1*C2、V2*C2。

如图2所示，讯号RS1m～RS4m于加法器DR迭加后输出为讯号RS5。依据输出波形条件，应将讯号RS5于一个取样时间(例如取样时间T3)的准位调整至不为零(例如为1)，并将讯号RS5于其余取样时间(例如取样时间T2、T4、T5)的准位调整为0。为使讯号RS5符合输出波形条件，可将讯号RS5的准位对应不同取样时间列出复数个方程式。也就是说，可利用接收端RX的脉波响应(例如讯号RS1的波形)、接头系数C-1～C2以及输出波形条件列出联立方程式，并据以求解接头系数C-1～C2。方程式的数量可等于欲计算的接头系数C-1～C2的数量或均衡器20的接头的数量。在均衡器20具有4个接头(tap)的情况下，可依据图6的取样时间T2～T5列出以下联立方程式：

V0*C-1+V-1*C0＝0 (方程式1)

V0*C0+V1*C-1+V-1*C1＝1 (方程式2)

V0*C1+V1*C0+V2*C-1+V-1*C2＝0 (方程式3)

V0*C2+V1*C1+V2*C0＝0 (方程式4)

对上述线性联立方程式求解，即可计算出接头系数C-1～C2。换言之，仅需分析接收端RX之脉波响应即可有效率地判定均衡器20最佳的接头系数C-1～C2，使用者无需通过反复试验来判定接头系数C-1～C2，并可避免判定的接头系数C-1～C2不尽理想。通过调整均衡器20的接头系数C-1～C2，可改善符码间干扰，而提高讯号RS5的讯号质量。

需注意的是，图4的方法40为本发明之实施例，本领域具通常知识者当可据以做不同的变化及修饰。举例来说，在步骤S402之后，可进一步正规化接头系数C-1～C2。在一些实施例中，可依据规格限制(例如接头总合限制条件)，正规化接头系数C-1～C2。在一些实施例中，正规化后的接头系数C-1～C2的总和小于一接头总合限制条件，正规化后的接头系数C-1～C2中的每一者分别满足一范围限制。在一些实施例中，依据接头总合限制条件，接头系数C-1～C2的总和小于160，但不以此为限。在一些实施例中，接头系数C-1的范围限制介于-36至0之间，接头系数C0的范围限制介于0至168之间，接头系数C1的范围限制介于-64至0之间，接头系数C2的范围限制介于-16至16之间，但不以此为限。

在一些实施例中，讯号RS1～RS4、RS1m～RS4m中的至少一者于取样时间T2～T5中的一者具有极值(extreme value)。举例来说，在一些实施例中，讯号RS1～RS4、RS1m～RS4m分别于取样时间T2～T5具有最大准位，即讯号RS1～RS4、RS1m～RS4m的波形分别于取样时间T2～T5对时间微分等于0。但本发明不以此为限，在另一些实施例中，讯号RS1～RS4、RS1m～RS4m分别于取样时间T2～T5接近最大准位但不等于最大准位。在一些实施例中，在步骤S402之后，可判断接头系数C-1～C2是否满足规格限制。若接头系数C-1～C2中任一者不满足其范围限制或接头系数C-1～C2的总和不小于接头总合限制条件，调整取样时间T1～T7，例如将讯号RS1调整为于取样时间T2接近最大准位但不等于最大准位。

在一些实施例中，取样时间T1～T7中相邻两者之间的间隔等于延迟器DL2～DL4的延迟时间，但不以此为限。在一些实施例中，取样时间T1～T7中相邻两者之间的间隔等于位时间BT1～BT4中相邻两者之间的间隔，但不以此为限，在另一些实施例中，取样时间T1～T7中相邻两者之间的间隔亦可小于位时间BT1～BT4中相邻两者之间的间隔，以避免取样不足。在一些实施例中，取样时间T2～T5分别位于位时间BT5r1～BT5r4的中心，但不以此为限，在另一些实施例中，取样时间T2～T5亦可偏离位时间BT5r1～BT5r4的中心。在一些实施例中，接头系数C0大于接头系数C-1、C1、C2，但不以此为限。在一些实施例中，接头系数C-1～C2为实数(real number)。在一些实施例中，接头系数C-1～C2是以模拟(analogy)方式来进行调整。

综上所述，本发明依据相关于脉波响应以及输出波形条件的方程式，可有效率地判定均衡器的理想的接头系数，而能改善符码间干扰，从而确保均衡器的输出讯号的讯号质量。如此一来，可解决现有技术中难以判定最佳的接头系数的问题，并且使用者无需通过反复试验来判定接头系数，更可避免判定的接头系数不尽理想。

在本发明的一实施例中，本发明之服务器可用于人工智能(ArtificialIntelligence，AI)运算、边缘运算(edge computing)，亦可当作5G服务器、云端服务器或车联网服务器使用。