具体实施方式

术语“预设”意指当在处理或算法中使用参数时参数的数值是预先确定的。根据实施方式，参数的数值可以在处理或算法开始时被设定或者可以在执行处理或算法的时段期间被设定。

用于区分各个部件的诸如“第一”和“第二”的术语不受这些部件的限制。例如，第一部件可被称为第二部件，相反，第二部件也可被称为第一部件。

当一个部件被描述为“耦接”或“连接”到另一部件时，将理解该一个部件可以直接耦接或连接到另一部件，或者通过中间部件耦接或连接到另一部件。另一方面，描述“直接耦接”和“直接连接”应被理解为意指一个部件直接耦接和连接到另一部件而没有再一部件的干预。

“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号区别于具有“逻辑低电平”的信号。例如，当具有第一电压的信号对应于“逻辑高电平”时，具有第二电压的信号可以对应于“逻辑低电平”。根据一实施方式，“逻辑高电平”可被设定为高于“逻辑低电平”的电压。同时，根据一实施方式，信号的逻辑电平可被设定为不同的逻辑电平或相反的逻辑电平。例如，根据一实施方式，具有逻辑高电平的信号可被设定为具有逻辑低电平，并且具有逻辑低电平的信号可被设定为具有逻辑高电平。

在下文中，将参照附图详细描述本公开内容的实施方式的各示例。这些实施方式仅用于说明本公开内容，并且本公开内容的保护范围不应受这些实施方式的限制。

如图1中所示，根据本公开内容的一实施方式的电子器件100可以包括控制器110和半导体器件120。半导体器件120可以包括第一纠错电路250、第二纠错电路260、复制延迟电路280和错误和信号生成电路290。

控制器110可以包括第一控制引脚11、第二控制引脚31、第三控制引脚51和第四控制引脚71。半导体器件120可以包括第一半导体引脚21、第二半导体引脚41、第三半导体引脚61和第四半导体引脚81。第一传送线L11可以耦接在第一控制引脚11和第一半导体引脚21之间。第二传送线L31可以耦接在第二控制引脚31和第二半导体引脚41之间。第三传送线L51可以耦接在第三控制引脚51和第三半导体引脚61之间。第四传送线71可以耦接在第四控制引脚71和第四半导体引脚81之间。控制器110可以通过第一传送线L11向半导体器件120传送时钟CLK以控制半导体器件120。控制器110可以通过第二传送线L31向半导体器件120传送命令地址CA以控制半导体器件120。控制器110和半导体器件120可以通过第三传送线L51传送和接收数据DATA。控制器110可以通过第四传送线L71从半导体器件120接收错误和信号ALT_SUM。

控制器110可以向半导体器件120输出时钟CLK、命令地址CA和数据DATA，用于执行写入操作。控制器110可以向半导体器件120输出时钟CLK和命令地址CA，用于执行读取操作。控制器110可以在读取操作中从半导体器件120接收数据DATA。控制器110可以在写入操作和读取操作中从半导体器件120接收错误和信号ALT_SUM。命令地址CA可以与时钟CLK中包括的奇脉冲或偶脉冲同步地被连续输出。

半导体器件120可以在写入操作和读取操作期间执行纠错操作和错误校验操作。半导体器件120可以在写入操作和读取操作期间执行纠正数据DATA中包括的错误以及输入和输出经纠错的数据DATA的纠错操作。半导体器件120可以在写入操作和读取操作期间执行校验数据DATA中包括的错误以及向控制器110输出错误和信号ALT_SUM的错误校验操作。纠错操作可被设定为通过使用错误检测码(EDC)和纠错码(ECC)来纠正数据DATA中包括的错误的操作。错误校验操作可被设定为通过循环冗余校验来检测数据DATA中包括的错误是否是可纠正的操作。错误和信号ALT_SUM在错误校验操作期间被禁止的情况意指数据DATA中的错误出现次数超过限制并且因此数据DATA的错误不能被纠正。错误和信号ALT_SUM在错误校验操作期间被禁止的情况意指通过半导体器件120中包括的冗余区域执行不同于纠错操作的修复操作。

第一纠错电路250可以在写入操作和读取操作期间生成在数据DATA中出现错误的情况下被使能的第一错误校验信号IALT<1>(参见图2)。第一纠错电路250可以在写入操作和读取操作期间纠正数据DATA的错误并且将经纠错的数据DATA存储在第一存储区域230(参见图2)中。

第二纠错电路260可以在写入操作和读取操作期间生成在数据DATA中出现错误的情况下被使能的第二错误校验信号IALT<2>(参见图2)。第二纠错电路260可以在写入操作和读取操作期间纠正数据DATA的错误并且将经纠错的数据DATA存储在第二存储区域240(参见图2)中。

复制延迟电路280可以补偿第一错误校验信号IALT<1>和第二错误校验信号IALT<2>之间的延迟量之差和时间差。

错误和信号生成电路290可以从其间延迟量之差和时间差被补偿的第一错误校验信号IALT<1>和第二错误校验信号IALT<2>生成错误和信号ALT_SUM。

图2是示出根据该实施方式的半导体器件120的配置的框图。如图2中所示，半导体器件120可以包括内部时钟生成电路210、列控制电路220、第一存储区域230、第二存储区域240、第一纠错电路250、第二纠错电路260、冗余校验电路270、复制延迟电路280和错误和信号生成电路290。

内部时钟生成电路210可以接收时钟CLK并且生成内部时钟ICLK。内部时钟生成电路210可以通过控制时钟CLK的相位来生成内部时钟ICLK。内部时钟生成电路210可以通过对时钟CLK的频率进行分频来生成内部时钟ICLK。内部时钟生成电路210可以生成频率是时钟CLK的频率的1/2倍的内部时钟ICLK。时钟CLK可被设定为周期性跳变(toggle)以控制根据本公开内容的该实施方式的电子器件100的操作的信号。将在下文参照图3详细描述内部时钟生成电路210通过对时钟CLK的频率进行分频来生成内部时钟ICLK的操作。

列控制电路220可以与内部时钟ICLK同步地根据命令地址CA<1:M>的逻辑电平组合来生成写入信号WT和读取信号RD。列控制电路220可以与内部时钟ICLK同步地生成包括在命令地址CA<1:M>具有用于执行写入操作的逻辑电平组合的情况下生成的脉冲的写入信号WT。列控制电路220可以与内部时钟ICLK同步地生成包括在命令地址CA<1:M>具有用于执行读取操作的逻辑电平组合的情况下生成的脉冲的读取信号RD。命令地址CA<1:M>的比特位数目M可以根据实施方式而进行各种设定。用于生成写入信号WT和读取信号RD的命令地址CA<1:M>的逻辑电平组合可以根据实施方式而进行各种设定。

第一存储区域230可以在写入信号WT被输入的情况下存储数据DATA<1:N>。在写入信号WT被输入的情况下，第一存储区域230可以存储经第一纠错电路250纠错的数据DATA<1:N>。第一存储区域230可以在读取信号RD被输入的情况下输出其中存储的数据DATA<1:N>。

第二存储区域240可以在写入信号WT被输入的情况下存储数据DATA<1:N>。在写入信号WT被输入的情况下，第二存储区域240可以存储经第二纠错电路260纠错的数据DATA<1:N>。第二存储区域240可以在读取信号RD被输入的情况下输出其中存储的数据DATA<1:N>。第二存储区域240的写入操作和读取操作的执行可以在第一存储区域230的写入操作和读取操作的执行之后。

第一存储区域230和第二存储区域240的写入操作和读取操作可以根据实施方式在各自不同的时间执行。执行第一存储区域230和第二存储区域240的写入操作和读取操作的顺序可以根据实施方式而进行各种设定。

第一纠错电路250可以在写入操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第一错误校验信号IALT<1>。第一纠错电路250可以在写入操作中纠正数据DATA<1:N>中包括的错误并且将经纠错的数据DATA<1:N>存储在第一存储区域230中。第一纠错电路250可以在读取操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第一错误校验信号IALT<1>。第一纠错电路250可以在读取操作中纠正数据DATA<1:N>中包括的错误并且向控制器110输出经纠错的数据DATA<1:N>。

第二纠错电路260可以在写入操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第二错误校验信号IALT<2>。第二纠错电路260可以在写入操作中纠正数据DATA<1:N>中包括的错误并且将经纠错的数据DATA<1:N>存储在第二存储区域240中。第二纠错电路260可以在读取操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第二错误校验信号IALT<2>。第二纠错电路260可以在读取操作中纠正数据DATA<1:N>中包括的错误并且向控制器110输出经纠错的数据DATA<1:N>。

冗余校验电路270可以生成标志信号FLAG，标志信号FLAG在写入信号WT被输入并且第一错误校验信号IALT<1>和第二错误校验信号IALT<2>中的任一种被生成至少第一预定次数的情况下被使能。冗余校验电路270可以生成在写入信号WT被输入并且第一错误校验信号IALT<1>被生成至少第一预定次数的情况下被使能的标志信号FLAG。冗余校验电路270可以生成在写入信号WT被输入并且第二错误校验信号IALT<2>被生成至少第一预定次数的情况下被使能的标志信号FLAG。冗余校验电路270可以生成标志信号FLAG，标志信号FLAG在读取信号RD被输入并且第一错误校验信号IALT<1>和第二错误校验信号IALT<2>中的任一种被生成至少第一预定次数的情况下被使能。冗余校验电路270可以生成在读取信号RD被输入并且第一错误校验信号IALT<1>被生成至少第一预定次数的情况下被使能的标志信号FLAG。冗余校验电路270可以生成在读取信号RD被输入并且第二错误校验信号IALT<2>被生成至少第一预定次数的情况下被使能的标志信号FLAG。第一预定次数可被设定为第一错误校验信号IALT<1>和第二错误校验信号IALT<2>中的任一种被重复输入K次的次数。第一预定次数可以意指数据DATA<1:N>的错误出现次数超过限制的次数。第一预定次数K可以根据实施方式被设定为不同的自然数。

复制延迟电路280可以使第一错误校验信号IALT<1>延迟并且从而生成延迟错误校验信号DALT。复制延迟电路280可以通过使第一错误校验信号IALT<1>延迟一延迟量来生成延迟错误校验信号DALT，该延迟量用于补偿生成第一错误校验信号IALT<1>和第二错误校验信号IALT<2>的延迟量之差和时间差。复制延迟电路280的延迟量可被设定为用于补偿传输第一错误校验信号IALT<1>的延迟量和传输第二错误校验信号IALT<2>的延迟量之间的差的延迟量。

错误和信号生成电路290可以通过对第二错误校验信号IALT<2>和延迟错误校验信号DALT求和来生成错误和信号ALT_SUM。错误和信号生成电路290可以在标志信号FLAG被禁止的时段期间通过对第二错误校验信号IALT<2>和延迟错误校验信号DALT求和来生成错误和信号ALT_SUM。错误和信号生成电路290可以在标志信号FLAG被使能的时段期间阻止生成错误和信号ALT_SUM。在数据DATA<1:N>中出现至少第一预定次数的错误的情况下，可以禁止错误和信号ALT_SUM。

第一纠错电路250和错误和信号生成电路290之间的距离可被设定为第一距离D1。第二纠错电路260和错误和信号生成电路290之间的距离可被设定为第二距离D2。第二距离D2可以在物理上长于第一距离D1。

下文将参照图3描述内部时钟生成电路210的操作。

内部时钟生成电路210可以通过对时钟CLK的频率进行分频来生成内部时钟ICLK。内部时钟ICLK的一个周期P2可被设定为时钟CLK的一个周期P1的两倍长。内部时钟ICLK的频率可被设定为时钟CLK的频率的1/2倍。

如图4中所示，根据本公内容的该实施方式的错误和信号生成电路290可以包括求和电路291、脉冲生成电路292和脉冲宽度控制电路293。

求和电路291可以通过或(OR)门291<1>来实现。求和电路291可以通过对第二错误校验信号IALT<2>和延迟错误校验信号DALT求和来生成和信号SUM。求和电路291可以通过对第二错误校验信号IALT<2>和延迟错误校验信号DALT执行逻辑或运算来生成和信号SUM。求和电路291可以在第二错误校验信号IALT<2>和延迟错误校验信号DALT中的任一种被生成为逻辑高电平的情况下生成逻辑高电平的和信号SUM。

脉冲生成电路292可以通过触发器292<1>、与(AND)门292<2>和与非(NAND)门292<3>来实现。

触发器292<1>可以与内部时钟ICLK同步地锁存标志信号FLAG并且输出输出信号。触发器292<1>可以在内部时钟ICLK以逻辑高电平被输入的时段期间锁存标志信号FLAG并且输出输出信号。与门292<2>可以在内部时钟ICLK以逻辑高电平被输入的时段期间缓冲触发器292<1>的输出信号并且输出输出信号。与非门292<3>可以在与门292<2>的输出信号以逻辑高电平被输入的时段期间反相和缓冲和信号SUM并且输出脉冲信号PUL。

脉冲生成电路292可以与内部时钟ICLK同步地生成包括从标志信号FLAG和和信号SUM生成的脉冲的脉冲信号PUL。脉冲生成电路292可以在内部时钟ICLK以逻辑高电平被输入的时段期间在标志信号FLAG被禁止至逻辑高电平并且和信号SUM以逻辑高电平被输入的情况下生成包括逻辑低电平的脉冲的脉冲信号PUL。脉冲生成电路292可以在标志信号FLAG被使能至逻辑低电平的情况下生成逻辑高电平的脉冲信号PUL。脉冲生成电路292可以在和信号SUM以逻辑低电平被输入的情况下生成逻辑高电平的脉冲信号PUL。

脉冲宽度控制电路293可以与内部时钟ICLK同步地控制脉冲信号PUL的脉冲宽度，并且从而生成错误和信号ALT_SUM。脉冲宽度控制电路293可以生成具有在从脉冲信号PUL的脉冲以逻辑低电平被输入的时间开始内部时钟ICLK跳变第二预定次数的时段期间的脉冲宽度的错误和信号ALT_SUM。第二预定次数可被设定为内部时钟ICLK被重复输入L次的次数。第二预定次数L可以根据实施方式被设定为不同的自然数。

在下文中，在根据本公开内容的该实施方式的电子器件100的写入操作中，作为示例将参照图5描述如下的错误校验操作：补偿包括存储在位于不同位置的第一存储区域230和第二存储区域240中的数据DATA<1:N>的错误信息的第一错误校验信号IALT<1>和第二错误校验信号IALT<2>之间的延迟量之差和时间差以及通过对其间延迟量之差和时间差被补偿的第一错误校验信号IALT<1>和第二错误校验信号IALT<2>求和来生成错误和信号ALT_SUM。

在时间T1处，控制器110输出时钟CLK、命令地址CA<1:M>和数据DATA<1:N>，用于执行写入操作。在时间T1处输出的数据DATA<1:N>被设定为要存储在第一存储区域230中的第一数据。

内部时钟生成电路210通过对时钟CLK的频率进行分频来生成内部时钟ICLK。

由于命令地址CA<1:M>具有用于执行写入操作的逻辑电平组合，因此列控制电路220与内部时钟ICLK同步地生成包括逻辑高电平的脉冲的写入信号WT。

第一纠错电路250在写入操作中在数据DATA<1:N>中出现错误的情况下生成被使能至逻辑高电平的第一错误校验信号IALT<1>。第一纠错电路250在写入操作中纠正数据DATA<1:N>中包括的错误并且将经纠错的数据DATA<1:N>存储在第一存储区域230中。

在时间T2处，控制器110输出时钟CLK和数据DATA<1:N>，用于执行写入操作。在时间T2处输出的数据DATA<1:N>被设定为要存储在第二存储区域240中的第二数据。

第二纠错电路260在写入操作中在数据DATA<1:N>中出现错误的情况下生成被使能至逻辑高电平的第二错误校验信号IALT<2>。第一纠错电路260在写入操作中纠正数据DATA<1:N>中包括的错误并且将经纠错的数据DATA<1:N>存储在第二存储区域240中。

由于写入信号WT被输入并且第一错误校验信号IALT<1>和第二错误校验信号IALT<2>中的每个被输入少于第一预定次数，因此冗余校验电路270生成被禁止至逻辑高电平的标志信号FLAG。

复制延迟电路280通过使在时间T1处生成的第一错误校验信号IALT<1>延迟一延迟量(用于补偿生成第一错误校验信号IALT<1>和第二错误校验信号IALT<2>的延迟量之差和时间差)来生成逻辑高电平的延迟错误校验信号DALT。

错误和信号生成电路290的求和电路291通过对第二错误校验信号IALT<2>和延迟错误校验信号DALT求和来生成逻辑高电平的和信号SUM。

在时间T3处，由于在内部时钟ICLK以逻辑高电平被输入的时段期间标志信号FLAG被禁止至逻辑高电平并且和信号SUM以逻辑高电平被输入，因此错误和信号生成电路290的脉冲生成电路292生成包括逻辑低电平的脉冲的脉冲信号PUL。

脉冲宽度控制电路293生成具有从脉冲信号PUL的脉冲以逻辑低电平被输入的时间T3到内部时钟ICLK跳变第二预定次数的时间T4的脉冲宽度PW的逻辑高电平的错误和信号ALT_SUM。

控制器110接收逻辑高电平的错误和信号ALT_SUM并且从而检测错误校验操作。由于错误和信号ALT_SUM以逻辑高电平被输入，因此控制器110检测到通过纠正数据DATA<1:N>中已出现的错误已执行了写入操作。

如上文指示配置的根据本公开内容的该实施方式的电子器件可以补偿包括关于输入到位于不同位置的存储区域和从位于不同位置的存储区域输出的数据的错误信息的错误校验信号之间的延迟量之差和时间差，并且可以对其间延迟量之差和时间差被补偿的错误校验信号进行求和并且将其输出，从而确保错误校验操作的可靠性。

如图6中所示，根据本公内容的另一实施方式的电子器件300可以包括控制器310和半导体模块320，控制器310还被称为控制电路。半导体模块320可以包括第一存储器件410、第二存储器件420、第三存储器件430、第四存储器件440、第五存储器件450、第六存储器件460、第七存储器件470、第八存储器件480和错误和信号生成电路490。

控制器310可以向半导体模块320输出时钟CLK、命令地址CA<1:M>和数据DATA<1:N>，用于执行写入操作。控制器310可以向半导体模块320输出时钟CLK和命令地址CA<1:M>，用于执行读取操作。控制器310可以在读取操作中从半导体模块320接收数据DATA<1:N>。控制器110可以在写入操作和读取操作中从半导体模块320接收错误和信号ALT_SUM。命令地址CA<1:M>可以与时钟CLK中包括的奇脉冲或偶脉冲同步地被连续输出。控制器310可以通过执行与图1中所示的控制器110相同的操作的配置来实现。控制器310可被替换为图1中所示的控制器110。

第一存储器件410可以在写入操作中纠正数据DATA<1:N>的错误并且存储经纠错的数据DATA<1:N>。第一存储器件410可以在写入操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第一错误校验信号IALT<1>。第一存储器件410可以在读取操作中纠正数据DATA<1:N>的错误并且输出经纠错的数据DATA<1:N>。第一存储器件410可以可以在读取操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第一错误校验信号IALT<1>。

第二存储器件420可以在写入操作中纠正数据DATA<1:N>的错误并且存储经纠错的数据DATA<1:N>。第二存储器件420可以在写入操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第二错误校验信号IALT<2>。第二存储器件420可以在读取操作中纠正数据DATA<1:N>的错误并且输出经纠错的数据DATA<1:N>。第二存储器件420可以可以在读取操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第二错误校验信号IALT<2>。

第三存储器件430可以在写入操作中纠正数据DATA<1:N>的错误并且存储经纠错的数据DATA<1:N>。第三存储器件430可以在写入操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第三错误校验信号IALT<3>。第三存储器件430可以在读取操作中纠正数据DATA<1:N>的错误并且输出经纠错的数据DATA<1:N>。第三存储器件430可以可以在读取操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第三错误校验信号IALT<3>。

第四存储器件440可以在写入操作中纠正数据DATA<1:N>的错误并且存储经纠错的数据DATA<1:N>。第四存储器件440可以在写入操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第四错误校验信号IALT<4>。第四存储器件440可以在读取操作中纠正数据DATA<1:N>的错误并且输出经纠错的数据DATA<1:N>。第四存储器件440可以可以在读取操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第四错误校验信号IALT<4>。

第五存储器件450可以在写入操作中纠正数据DATA<1:N>的错误并且存储经纠错的数据DATA<1:N>。第五存储器件450可以在写入操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第五错误校验信号IALT<5>。第五存储器件450可以在读取操作中纠正数据DATA<1:N>的错误并且输出经纠错的数据DATA<1:N>。第五存储器件450可以可以在读取操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第五错误校验信号IALT<5>。

第六存储器件460可以在写入操作中纠正数据DATA<1:N>的错误并且存储经纠错的数据DATA<1:N>。第六存储器件460可以在写入操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第六错误校验信号IALT<6>。第六存储器件460可以在读取操作中纠正数据DATA<1:N>的错误并且输出经纠错的数据DATA<1:N>。第六存储器件460可以可以在读取操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第六错误校验信号IALT<6>。

第七存储器件470可以在写入操作中纠正数据DATA<1:N>的错误并且存储经纠错的数据DATA<1:N>。第七存储器件470可以在写入操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第七错误校验信号IALT<7>。第七存储器件470可以在读取操作中纠正数据DATA<1:N>的错误并且输出经纠错的数据DATA<1:N>。第七存储器件470可以可以在读取操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第七错误校验信号IALT<7>。

第八存储器件480可以在写入操作中纠正数据DATA<1:N>的错误并且存储经纠错的数据DATA<1:N>。第八存储器件480可以在写入操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第八错误校验信号IALT<8>。第八存储器件480可以在读取操作中纠正数据DATA<1:N>的错误并且输出经纠错的数据DATA<1:N>。第八存储器件480可以可以在读取操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第八错误校验信号IALT<8>。

错误和信号生成电路490可以补偿第一错误校验信号至第八错误校验信号IALT<1:8>之间的延迟量之差。错误和信号生成电路490可以通过对其间延迟量之差被补偿的第一错误校验信号至第八错误校验信号IALT<1:8>求和来生成错误和信号ALT_SUM。

第四存储器件440和第五存储器件450均可以具有距错误和信号生成电路490的第一距离D1。第三存储器件430和第六存储器件460均可以具有距错误和信号生成电路490的第二距离D2。第二存储器件420和第七存储器件470均可以具有距错误和信号生成电路490的第三距离D3。第一存储器件410和第八存储器件480均可以具有距错误和信号生成电路490的第四距离D4。第四距离D4可以在物理上长于第三距离D3。第三距离D3可以在物理上长于第二距离D2。第二距离D2可以在物理上长于第一距离D1。

半导体模块320可以在写入操作和读取操作期间执行纠错操作和错误校验操作。半导体模块320可以在写入操作和读取操作期间执行纠正数据DATA<1:N>中包括的错误以及输入和输出经纠错的数据DATA<1:N>的纠错操作。半导体模块320可以根据时钟CLK和命令地址CA<1:M>在写入操作和读取操作中补偿包括关于数据DATA<1:N>的错误信息的第一错误校验信号至第八错误校验信号IALT<1:8>之间的延迟量之差，并且可以通过对其间延迟量之差被补偿的第一错误校验信号至第八错误校验信号IALT<1:8>求和来输出错误和信号ALT_SUM。纠错操作可被设定为通过使用错误检测码(EDC)和纠错码(ECC)来纠正数据DATA<1:N>中包括的错误的操作。错误校验操作可被设定为通过循环冗余校来验检测数据DATA<1:N>中包括的错误是否是可纠正的操作。错误和信号ALT_SUM在错误校验操作期间被禁止的情况意指数据DATA<1:N>中的错误出现次数超过限制并且因此数据DATA<1:N>的错误不能被纠正。错误和信号ALT_SUM在错误校验操作期间被禁止的情况意指通过半导体模块320中包括的冗余区域执行不同于纠错操作的修复操作。

如图7中所示，根据本公内容的该实施方式的第一存储器件410可以包括内部时钟生成电路411、列控制电路412、存储区域413和纠错电路414。

内部时钟生成电路411可以接收时钟CLK并且生成内部时钟ICLK。内部时钟生成电路411可以通过控制时钟CLK的相位来生成内部时钟ICLK。内部时钟生成电路411可以通过对时钟CLK的频率进行分频来生成内部时钟ICLK。内部时钟生成电路411可以生成频率是时钟CLK的频率的1/2倍的内部时钟ICLK。时钟CLK可被设定为周期性跳变以控制根据本公开内容的该实施方式的电子器件300的操作的信号。内部时钟生成电路411可以通过与图2中所示的内部时钟生成电路210相同的电路实现并且执行相同的操作。内部时钟生成电路411可被替换为图2中所示的内部时钟生成电路210。

列控制电路412可以与内部时钟ICLK同步地根据命令地址CA<1:M>的逻辑电平组合来生成写入信号WT和读取信号RD。列控制电路412可以与内部时钟ICLK同步地生成包括在命令地址CA<1:M>具有用于执行写入操作的逻辑电平组合的情况下生成的脉冲的写入信号WT。列控制电路412可以与内部时钟ICLK同步地生成包括在命令地址CA<1:M>具有用于执行读取操作的逻辑电平组合的情况下生成的脉冲的读取信号RD。列控制电路412可以通过与图2中所示的列控制电路220相同的电路实现并且执行相同的操作。列控制电路412可被替换为图2中所示的列控制电路220。

存储区域413可以在写入信号WT被输入的情况下存储数据DATA<1:N>。在写入信号WT被输入的情况下，存储区域413可以存储经纠错电路414纠错的数据DATA<1:N>。存储区域413可以在读取信号RD被输入的情况下输出其中存储的数据DATA<1:N>。存储区域413可以通过与图2中所示的第一存储区域230和第二存储区域240相同的电路实现并且执行相同的操作。存储区域413可被替换为图2中所示的第一存储区域230和第二存储区域240。

纠错电路414可以在写入操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第一错误校验信号IALT<1>。纠错电路414可以在写入操作中纠正数据DATA<1:N>中包括的错误并且将经纠错的数据DATA<1:N>存储在存储区域413中。纠错电路414可以在读取操作中生成在数据DATA<1:N>中出现错误的情况下被使能的第一错误校验信号IALT<1>。纠错电路414可以在读取操作中纠正数据DATA<1:N>中包括的错误并且向控制器310输出经纠错的数据DATA<1:N>。纠错电路414可以通过与图2中所示的第一纠错电路250和第二纠错电路260相同的电路实现并且执行相同的操作。纠错电路414可被替换为图2中所示的第一纠错电路250和第二纠错电路260。

同时，由于除了仅输入/输出信号不同之外，图6中所示的第二存储器件420、第三存储器件430、第四存储器件440、第五存储器件450、第六存储器件460、第七存储器件470和第八存储器件480用与图7中所示的第一存储器件410相同的电路实现并且执行相同的操作，因此将省略它们的详细描述。

如图8中所示，根据本公内容的该实施方式的错误和信号生成电路490可以包括冗余校验电路491、复制延迟电路492、求和电路493、脉冲生成电路494和脉冲宽度控制电路495。

冗余校验电路491可以生成在第一错误校验信号至第八错误校验信号IALT<1:8>中的任一种被生成至少第一预定次数的情况下被使能的标志信号FLAG。第一预定次数可被设定为第一错误校验信号至第八错误校验信号IALT<1:8>中的任一种被重复输入K次的次数。第一预定次数K可以根据实施方式被设定为不同的自然数。除了仅输入/输出信号不同之外，冗余校验电路491可以通过与图2中所示的冗余校验电路270相同的电路实现并且执行相同的操作。冗余校验电路491可被替换为图2中所示的冗余校验电路270。

复制延迟电路492可以通过使第一错误校验信号至第八错误校验信号IALT<1:8>延迟用于补偿生成第一错误校验信号至第八错误校验信号IALT<1:8>的延迟量之差和时间差的延迟量来生成第一延迟错误校验信号至第八延迟错误校验信号DALT<1:8>。复制延迟电路492的延迟量可被设定为使得同时生成第一延迟错误校验信号至第八延迟错误校验信号DALT<1:8>。

求和电路493可以通过对第一延迟错误校验信号至第八延迟错误校验信号DALT<1:8>求和来生成和信号SUM。求和电路493可以通过对第一延迟错误校验信号至第八延迟错误校验信号DALT<1:8>执行逻辑或运算来生成和信号SUM。

脉冲生成电路494可以与时钟CLK同步地生成包括从标志信号FLAG和和信号SUM生成的脉冲的脉冲信号PUL。脉冲生成电路494可以在时钟CLK以逻辑高电平被输入的时段期间在标志信号FLAG被禁止至逻辑高电平并且和信号SUM以逻辑高电平被输入的情况下生成包括逻辑低电平的脉冲的脉冲信号PUL。脉冲生成电路494可以在标志信号FLAG被使能至逻辑低电平的情况下生成逻辑高电平的脉冲信号PUL。脉冲生成电路494可以在和信号SUM以逻辑低电平被输入的情况下生成逻辑高电平的脉冲信号PUL。

脉冲宽度控制电路495可以与时钟CLK同步地控制脉冲信号PUL的脉冲宽度，并且从而生成错误和信号ALT_SUM。脉冲宽度控制电路495可以生成具有在从脉冲信号PUL的脉冲以逻辑低电平被输入的时间开始时钟CLK跳变第二预定次数的时段期间的脉冲宽度的错误和信号ALT_SUM。第二预定次数可被设定为时钟CLK被重复输入L次的次数。第二预定次数L可以根据实施方式被设定为不同的自然数。

如图9中所示，根据本公开内容的该实施方式的求和电路493可以通过或门493<1:7>来实现。

或门493<1:7>可以通过对第一延迟错误校验信号至第八延迟错误校验信号DALT<1:8>求和来生成和信号SUM。或门493<1:7>可以通过对第一延迟错误校验信号至第八延迟错误校验信号DALT<1:8>执行逻辑或运算来生成和信号SUM。或门493<1:7>可以在第一延迟错误校验信号至第八延迟错误校验信号DALT<1:8>中的至少任一个被生成为逻辑高电平的情况下生成逻辑高电平的和信号SUM。

如图10中所示，根据本公开内容的该实施方式的脉冲生成电路494可以通过触发器494<1>、与门494<2>和与非门494<3>来实现。

触发器494<1>可以与时钟CLK同步地锁存标志信号FLAG并且输出输出信号。触发器494<1>可以在时钟CLK以逻辑高电平被输入的时段期间锁存标志信号FLAG并且输出输出信号。与门494<2>可以缓冲触发器494<1>的输出信号并且在时钟CLK以逻辑高电平被输入的时段期间输出输出信号。与非门494<3>可以反相和缓冲和信号SUM并且在与门494<2>的输出信号以逻辑高电平被输入的时段期间输出脉冲信号PUL。

脉冲生成电路494可以与时钟CLK同步地生成包括从标志信号FLAG和和信号SUM生成的脉冲的脉冲信号PUL。脉冲生成电路494可以在时钟CLK以逻辑高电平被输入的时段期间在标志信号FLAG被禁止至逻辑高电平并且和信号SUM以逻辑高电平被输入的情况下生成包括逻辑低电平的脉冲的脉冲信号PUL。脉冲生成电路494可以在标志信号FLAG被使能至逻辑低电平的情况下生成逻辑高电平的脉冲信号PUL。脉冲生成电路494可以在和信号SUM以逻辑低电平被输入的情况下生成逻辑高电平的脉冲信号PUL。

在下文中，在根据本公开内容的该实施方式的电子器件300的写入操作中，作为示例将参照图11描述如下的错误校验操作：补偿位于不同位置的第一存储器件至第四存储器件410、420、430和440中生成的第一错误校验信号至第四错误校验信号IALT<1:4>之间的延迟量之差和时间差以及通过对其间延迟量之差和时间差被补偿的第一错误校验信号至第四错误校验信号IALT<1:4>求和来生成错误和信号ALT_SUM。

在时间T11处，具有距错误和信号生成电路490的第一距离D1的第四存储器件440生成在数据DATA<1:N>中出现错误的情况下被使能至逻辑高电平的第四错误校验信号IALT<4>。

在时间T12处，具有距错误和信号生成电路490的第二距离D2的第三存储器件430生成在数据DATA<1:N>中出现错误的情况下被使能至逻辑高电平的第三错误校验信号IALT<3>。

在时间T13处，具有距错误和信号生成电路490的第三距离D3的第二存储器件420生成在数据DATA<1:N>中出现错误的情况下被使能至逻辑高电平的第二错误校验信号IALT<2>。

在时间T14处，具有距错误和信号生成电路490的第四距离D4的第一存储器件410生成在数据DATA<1:N>中出现错误的情况下被使能至逻辑高电平的第一错误校验信号IALT<1>。

在时间T15处，由于第一错误校验信号至第四错误校验信号IALT<1:4>中的每个被输入少于第一预定次数，因此冗余校验电路491生成被禁止至逻辑高电平的标志信号FLAG。

复制延迟电路492通过使第一错误校验信号至第四错误校验信号IALT<1:4>延迟用于补偿从时间T11到时间T14生成的第一错误校验信号至第四错误校验信号IALT<1:4>之间的延迟量之差和时间差的延迟量来生成以逻辑高电平被生成的第一延迟错误校验信号至第四延迟错误校验信号DALT<1:4>。

求和电路493通过对第一延迟错误校验信号至第四延迟错误校验信号DALT<1:4>求和来生成逻辑高电平的和信号SUM。

在时间T16处，由于在时钟CLK以逻辑高电平被输入的时段期间标志信号FLAG被禁止至逻辑高电平并且和信号SUM以逻辑高电平被输入，因此脉冲生成电路494生成包括逻辑低电平的脉冲的脉冲信号PUL。

脉冲宽度控制电路495生成具有从脉冲信号PUL的脉冲以逻辑低电平被输入的时间T16到时钟CLK跳变第二预定次数的时间T17的脉冲宽度PW的逻辑高电平的错误和信号ALT_SUM。

控制器310接收逻辑高电平的错误和信号ALT_SUM并且从而检测错误校验操作。由于错误和信号ALT_SUM以逻辑高电平被输入，因此控制器310检测到通过纠正第一存储器件至第四存储器件410、420、430和440中存储的数据DATA<1:N>中已出现的错误已执行了写入操作。

图12是示出根据本公开内容的一实施方式的电子系统1000的配置的框图。如图12中所示，电子系统1000可以包括主机1100和半导体系统1200。

主机1100和半导体系统1200可以通过使用接口协议彼此传送信号。在主机1100和半导体系统1200之间使用的接口协议的示例可以包括，但不限于，多媒体卡(MMC)、增强小型磁盘接口(ESDI)、集成驱动电子器件(IDE)、外围部件快速互连(PCI-E)、增强技术附连(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附连SCSI(SAS)、以及通用串行总线(USB)等。

半导体系统1200可以包括控制器1300和半导体器件1400(K:1)。控制器1300可以控制半导体器件1400(K:1)，使得半导体器件1400(K:1)中的每个执行写入操作和读取操作。半导体器件1400(K:1)中的每个可以补偿包括关于输入到位于不同位置的存储区域和从位于不同位置的存储区域输出的数据的错误信息的错误校验信号之间的延迟量之差和时间差，并且可以对其间延迟量之差和时间差被补偿的错误校验信号进行求和并且将其输出，从而确保错误校验操作的可靠性。

控制器1300可以通过图1中所示的控制器110或者图6中所示的控制器310实现。半导体器件1400(K:1)中的每个可以通过图1中所示的半导体器件120和图6中所示的半导体模块320实现。根据一实施方式，半导体器件1400(K:1)中的每个可以通过以下之一实现：动态随机存取存储器(DRAM)、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、磁随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)。

尽管上文已描述了各实施方式，但是本领域技术人员将理解，所描述的实施方式仅是示例。因此，本文描述的用于执行纠错操作和错误校验操作的电子器件不应基于所描述的实施方式而受到限制。