具体实施方式

下面将结合附图及较佳实施例对本发明的技术方案进行详细描述。

如图1所示，在本发明的一个实施例中，公开了一种卫星测控通信副载波同步方法，该方法通过FFT和PLL1的联合工作实现载波的同步和跟踪，并获取到遥控副载波，再利用PLL2对遥控副载波进行跟踪，实现副载波同步。

USB测控将遥控副载波通过调相调制到频率较高的载波上，一般USB测控要求接收机的载波多普勒频偏捕获范围为±115kHz，多普勒变化率为±32kHz/s。载波同步和跟踪主要通过FFT和PLL1的联合工作来实现，通过对指标的要求选择合适的FFT的点数，设计合理的FFT工作频率，并对FFT的频率分辨率和分析时间进行设计，使其满足载波捕获和跟踪的时间要求。然后通过对信号进行FFT计算，获取FFT的最大值，并将该最大值所对应的频率控制字输出给PLL1，PLL1以此为初始值对载波进行捕获和跟踪，用PLL1实现对载波频率的精确跟踪，通过FFT+PLL1的架构可以完成载波的跟踪，然后低通滤波的输出可以获取到遥控副载波。PLL2主要完成对遥控副载波的跟踪。

本发明中的PLL2是通过以下步骤设计得到的：

步骤一(S100)：计算遥控副载波的频偏和频率变化率，并根据频偏选择快捕带和快捕时间的设计值。

由于多普勒在频域上表现为频偏，在时域上表现为信号周期的压缩和展宽，当一个存在多普勒的载波实现跟踪后通过解调去除了载波，副载波仍然存在多普勒，其多普勒情况与载波的关系为f_{subc_d}＝f_subcf_{c_d}/f_c，其中f_{subc_d}和f_{c_d}分别为副载波和载波的多普勒频率，f_subc和f_c分别为副载波频率和载波频率，计算可得副载波残留的多普勒频率和多普勒变化率，然后作为副载波跟踪PLL2的设计输入，可以根据此设计PLL2的快捕带及快捕时间等。

一般USB测控要求的载波多普勒捕获范围为±115kHz，对接收信号下变频至零频并用250kHz采样率的1024点FFT对其多普勒进行分析，分析频率范围为±125kHz，分析时间为4.096ms，频率分辨率为244Hz，在设计时选择一定的余量载波，PLL1的快捕带设计值选择为±500Hz。

当载波实现跟踪后，副载波存在的多普勒频率为f_{subc_d}＝f_subcf_{c_d}/f_c，根据该式计算可得副载波残留的多普勒频率小于±10Hz，多普勒变化率在±0.2Hz/s，留有余量，所以PLL2的快捕带设计值选择为±50Hz。

步骤二(S200)：设计PLL2的整个环路，PLL2的整个环路包括比较器及鉴相器、环路滤波器和DDS，并确定DDS的Z域传递函数和相位增益，以及确定环路滤波器的系数。

如图2所示，PLL2的整个环路包括三个部分：比较器及鉴相器、环路滤波器和DDS。斜升信号为输入信号的相位，比较器比较输入信号的相位和本地恢复信号的相位，然后将相位差输入到鉴相器(鉴相器采用正弦函数进行鉴相)中，鉴相器的输出经过环路滤波器的滤波后输出给DDS和示波器，DDS通过输入的误差信号调整其输出信号的相位，然后形成闭环反馈。由每个组成部分可以推出整个PLL2锁相环的Z域传递函数如下所示：

保证两种方式计算出的闭环传递函数极点相同，可以推出：

其中，c₁和c₂为环路滤波器系数，ξ为阻尼比，主要影响超调量和响应时间，一般工程中通常取0.707，ω_n为环路的无阻尼自振角频率，K_DDS为DDS的相位增益，T为环路闭环周期。

鉴相器采用正弦函数进行鉴相，由于该鉴相器是正弦的，其输出值在±1之间，可以起到归一化的作用，不会像采用乘法器鉴相与输入的信号幅度还是相关的，这对于环路滤波器系数的设计是非常有效的，不会因为输入信号幅度的不同导致滤波器参数的改变。

DDS是直接数字频率合成器，其主要是通过查找表来实现的，其控制字由本振的频率控制和误差信号两部分组成。误差信号e(n)引起的DDS输出频率为：f_out＝e(n)×f_clk/2^N，其中f_clk为DDS的工作时钟，N为相位控制字长即相位累加器的位数。假设环路闭环周期为T，即每隔T秒对误差信号e(n)采样一次去修正中心频率f₀。DDS的Z域相位传递函数仅考虑由误差信号e(n)引起的相位变化，nT时刻输出的相位如下所示：

2πf₀nT+φ(nT)＝2πf₀(n-1)T+φ((n-1)T)+2πf₀T+2πe((n-1)T)f_clk/2^NT

等式两边消去载波标称频率项，并改写为离散形式φ(n)＝φ(n-1)+2πe(n-1)f_clk/2^NT，则DDS的相位Z域传递函数为：H(z)＝2πf_clk/2^NT/(z-1)，DDS的相位增益为K_DDS＝2πf_clk/2^NT。

DDS是整个PLL2的重要组成部分，其组成原理框图如图3所示，主要包括相位累加器、查找表单元和查找表地址截位单元。相位累加器的输入包括频率控制字和误差信号，二者在时钟的控制下进行累加操作，累加结果经过取模和相位寄存器后送入查找表地址截位单元，本发明中相位累加器的位数为32位。查找表地址截位单元主要用于将相位累加器的32位地址截掉低位，经过乘法器和向下取整后生成12位的查找表地址，并将查找表地址输入查找表单元，该查找表地址用于对查找表寻址输出正交的两路本地信号。查找表单元中存储一个周期的正弦信号和余弦信号，一个周期采样了2¹²个点，即其地址线为12位，其中量化器主要完成对信号的幅度量化，以适应FPGA定点化的要求，正弦信号查找表和余弦信号查找表分别经过各自的量化器浪花以及减法器、增益后对应输出正弦输出和余弦输出。在本发明对于DDS的设计中，各个参数设置如下：工作时钟为f_clk＝3.5MHz，频率控制字为FCW＝f_subc×2^Nf_clk＝8000×2³²/3500000＝9817068，环路闭环周期选择32个1f_clk，N为相位累加器的位数，＝32，则DDS的Z域传递函数为H(z)＝4.61×10^-8/(z-1)，DDS的相位增益为K_DDS＝4.61×10^-8。

环路滤波器也是PLL2的重要组成，与环路滤波器的快捕带和环路的稳态相差等指标息息相关，也影响着环路的稳定性，对设计来说至关重要。数字环路滤波器采用理想积分滤波器H(s)＝(1+sτ₂)sτ₁，经双线性变换将其从S域变为Z域形式，其Z域传函为H(z)＝(2τ₂+T)2τ₁+Tz^-1(τ₁-τ₁z^-1)＝c₁+c₂z^-1(1-z^-1)，其中τ₁、τ₂为数字域环路滤波器系数c₁、c₂所对应的模拟域系数。从环路滤波器的Z阈传递函数可以看到其由积分环节和直流环节两个环节构成。

环路滤波器选型为理想积分滤波器，其参数影响着滤波器的频率响应，其频率响应决定着直流增益和对差拍信号的抑制及差拍信号的通过范围，同时也决定着系统的稳定性，因此环路滤波参数的设计对整个环路的设计至关重要。在本发明对于环路滤波器的设计中，阻尼比为ξ＝0.707，±50Hz快捕带对应的环路无阻尼自振角频率为ω_n＝222.18rad/s，综上环路滤波器系数为c₁＝613567，c₂＝88，数字域环路滤波器系数所对应的模拟域系数为τ₁＝Tc₂＝1.04×10^-7，τ₂＝c₁×T/c₂-T2＝0.0064。

步骤三(S300)：对步骤二设计得到的PLL2的整个环路的稳定性进行分析，计算稳定裕度，并根据稳定裕度调整参数，使得稳定裕度满足使用要求。

本步骤对环路的稳定性进行分析：对系统的极点进行计算，并分析系统的稳定裕度，包括相位裕度和幅度裕度，并根据结果调整系统的参数，使系统的相位裕度和幅度裕度都满足使用要求。如图4所示为Z域系统开环波特图，可以看到幅值穿越频率为系统的快捕频率，相位裕度为65.4度，系统对于可能存在的波动影响的抵抗力是比较健壮的。

步骤四(S400)：对整个环路的跟踪精度进行分析，得到不同相位精度标准差要求下的输入信号信噪谱密度比情况。

由于不同的应用对稳态相差的要求不同，如果单纯从遥控指令的解调来说，pi/10的稳态相差可以满足使用的要求，但对于测距等应用场合则很难保证测距的精度。因此要对设计的整个环路的稳态相位标准差进行估计。本步骤对系统的跟踪精度进行分析，得到不同相位精度标准差要求下的输入信号信噪谱密度比情况。

经分析，恢复的载波相位标准差如下所示：2B_L为环路的带宽，SN₀为输入信号信噪谱密度比。如图5所示为环路带宽、输入信号信噪谱密度比和稳态相位误差标准差之间的关系图，图5给出了常用环路带宽设置，要达到需要的噪声标准差所需要的输入信号信噪谱密度比SN₀。

步骤五(S500)：对整个环路的快捕带和快捕时间进行分析，比较实际仿真结果和理论结果。

快捕带与环路滤波器的设计是息息相关的，鉴相器的输出是幅度为1的差拍信号cos(2πΔft+φ)，其中Δf为输入信号频率和本振信号频率的差频，如果该差拍信号经过环路滤波器得到的误差信号控制DDS得到的频率增量为这个差频率，则该差频为PLL的快捕带，通常PLL的工作频率范围限制在快捕带内。环路滤波器的频率响应为：当说明信号频偏在快捕带内。当响应的包络线进入允许误差范围内之时，二阶系统的单位阶跃响应曲线必然也处于允许误差范围内，因此通过如下公式可求得系统的过渡时间(即快捕时间)当Δ＝1％时，t_kuaibu≈5ξω_n。

当快捕带的设计值为±50Hz时，从图6中可以看到环路的快捕带在±55Hz左右，即能捕获的频偏范围为(-55，55)，合计110Hz。本设计的ω_n为222.18rad/s，快捕带的范围f_kuaibu＝2ξω_n2π＝2×0.707×222.18/2π＝50Hz。

当响应的包络线进入允许误差范围内之时，二阶系统的单位阶跃响应曲线必然也处于允许误差范围内，因此通过如下公式可求得系统的过渡时间(即快捕时间)当Δ＝1％时，t_kuaibu≈5ξω_n＝0.031。实际仿真结果与理论一致，如图7所示。

步骤六(S600)：对整个环路的捕获带和捕获时间进行分析，判断频率牵引时间是否满足使用要求。

正弦二阶环路的捕获带由于环路滤波器传递函数为F(j0)＝∞，因此二阶环路的捕获带为∞。捕获时间一般为频率牵引时间，当初始频差不在快捕带内，则会产生频率牵引使锁定时间增长，频率牵引时间不同的设计实现会引入不同的延迟环节，使pull-in时间增加，要对pull-in时间进行衡量和分析是否满足使用要求。

当输入信号初始频差大于快捕带小于捕获带，锁相环都能实现锁定，但将有一个频率牵引的过程直至锁相环进入快捕带。图8中给出了初始频差在200到1100Hz时的频率牵引时间，主要对比了理论模型、相位模型和频率模型间的pull-in时间，可以看到相位模型仿真的结果和理论计算的结果一致，PLL2的频率模型(如图10所示)由于在环路处理时引入低通滤波等额外的延迟环节，使pull-in时间增加。图9给出了无延迟环节以及引入4、8、12、16阶延迟环节频率牵引时间情况，可以看到延迟环节越多频率牵引时间越长，对信号的捕获跟踪越慢。频率牵引时间的长短决定对信号捕获时间的长度，在实际设计中应该根据要求来选择合适的参数，来对整个环路中能起到延迟作用的环节进行优化。

步骤七(S700)：对整个环路的同步带和同步时间进行分析，判断理想二阶环的最大同步扫描速率是否大于所述频率变化率，若是，则得到最终的PLL2。

在环路锁定时，缓慢增加固有频差，直到环路失锁，能够维持环路锁定的最大固有频差称为同步带。环路锁定时，瞬时频差等于0，控制电压为直流。对于正弦鉴相特性的环路，有Δω₀＝K_ddsF(j0)sin(θ_e(∞))，当θ_e(∞)＝π/2时，得到维持环路锁定的最大固有频差，所以理论上二阶环的同步带可以∞。

对于正弦鉴相特性的锁相环路，当输入信号为频率斜升信号，其相位为θ₁(t)＝0.5×R×t²，环路锁定后稳态相位误差为一固定值也就是说稳态相差与扫描速率R和系统的无阻尼自振角频率相关。当扫描速率小于时方程有解，也就是理想二阶环的最大同步扫描速率为判断理想二阶环的最大同步扫描速率是否远大于步骤一中计算得到的遥控副载波的频率变化率，若是，则表明PLL2的各项设计符合要求，即可得到最终的PLL2。当±50Hz快捕带对应的环路无阻尼自振角频率为ω_n＝222.18rad/s时，远大于副载波多普勒频率变化率为±0.2Hz/s。

本发明所提出的一种卫星测控通信副载波同步方法采用了FFT+PLL1+PLL2的架构，其中FFT主要实现对载波的粗捕，PLL1在FFT的基础上实现对载波相位的精跟踪，通过FFT和PLL1的相互配合实现对大多普勒范围、高动态信号的快速捕获跟踪，PLL2主要完成对副载波的跟踪，该方案具有跟踪相位准确、速度快等优点。本发明具有以下优点：

(1)可以对大多普勒范围，高动态信号进行捕获和跟踪；

(2)具有跟踪精度高，稳定好等特点；

(3)频率模型中的低通滤波器阶数影响系统的pull-in时间，常规设计中采用fir滤波器，由于其阶数相对较高，延迟较多，本发明采用IIR滤波器，较fir滤波器相比，可以加快信号的锁定时间。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。