具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在集成电路(Integrated Circuit，IC)芯片中，大多需要用到同步电路，即同步时序逻辑电路。为了实现低功耗设计，通常会在同步电路中插入时钟门控单元GCLK，如图1所示，以便在后级寄存器DFF1、DFF2和DFF3处于闲置状态时关闭其时钟，以降低功耗。但是，随之也会导致同步电路中前级寄存器DFF0到时钟门控单元GCLK的时钟存在较大的时钟延时偏差，带来的时序问题，尤其是建立时间时序问题，使得前级寄存器DFF0与时钟门控单元GCLK的时序收敛困难。

对于上述问题，发明人进行了长期的研究，发现在同步电路的布局布线阶段，布局后，时钟门控单元和它的后级寄存器之间的物理距离一般会比较远。在时钟树综合后，因为寄存器和后级寄存器通常属于同一个时钟域，所以电子设计工具如EDA(ElectronicDesign Automation，电子设计自动化)会将前级寄存器和后级寄存器的时钟端作为汇点，进行时钟延时平衡(Clock Latency Balance)处理。由于时钟门控单元输出端与后级寄存器时钟输入端物理距离远，工具为避免长线等问题会在时钟门控单元输出端与后级寄存器时钟输入端之间插入多级缓冲器(Buffer)，如图1所示，以保证时钟稳定性的同时，平衡前级寄存器DFF0和后级寄存器DFF1、DFF2和DFF3的时钟到达时间。然而，这样会导致前级寄存器DFF0和后级寄存器DFF1、DFF2和DFF3的时钟路径相对较长，时钟门控单元GCLK的时钟路径相对较短，从而造成前级寄存器DFF0与时钟门控单元GCLK的时钟存在较大的时钟延时偏差，使得前级寄存器DFF0到时钟门控单元GCLK的时序收敛困难。

对此，发明人考虑过在前级寄存器DFF0与时钟门控单元GCLK路径设置时序约束，例如增加额外的时序裕量，或者，在布局阶段故意给时钟门控单元GCLK的时钟加负延迟，来优化前级寄存器DFF0到时钟门控单元GCLK时序。然而，这些都是优化数据路径的角度出发，实际优化时序的能力有限。

另外，发明人还考虑过在时钟树综合后给时钟门控单元GCLK的时钟加延时，以减小时钟偏差。但是又发现在时钟树综合后给时钟门控单元GCLK的时钟加延时，如图2所示，给时钟门控单元GCLK的时钟路径上插缓冲器，将时钟往后推，虽然可以减小前级寄存器DFF0和时钟门控单元GCLK时钟之间的时钟延时偏差，优化前级寄存器DFF0到时钟门控单元GCLK的时序问题，但是后级寄存器DFF1、DFF2和DFF3时钟本身与前级寄存器DFF0时钟是等长的，在时钟门控单元GCLK的时钟路径上插缓冲器，会使后级寄存器DFF1、DFF2和DFF3的时钟延迟增加，并且一个时钟门控单元GCLK通常会连接多个后级寄存器，也就会造成很多后级寄存器的时序问题。

有鉴于此，发明人提出了本说明书实施例提供的技术方案，通过在布局阶段对时钟门控单元和后级寄存器设置物理约束，减小时钟门控单元与后级寄存器之间的物理距离，从而能够改变执行时钟树综合步骤时缓冲器的插入位置，将原本会由于时钟门控单元与后级寄存器布线过长而插入到钟门控单元与后级寄存器之间的缓冲器，插入到时钟门控单元的时钟路径上。这样能够在保证前级寄存器和后级寄存器的时钟到达时间保持一致的同时，使得时钟门控单元与前级寄存器的时钟路径长度相近，减小时钟门控单元和前级寄存器的时钟之间的时钟延时偏差，从而有利于改善前级寄存器到时钟门控单元的时序，以实现时序收敛。

下面对本说明书实施例提供的具体实现方案进行详细介绍。

本说明书实施例提供的芯片的布局布线方法，应用于集成电路后端设计中，芯片中包含的同步电路的物理实现。具体来讲，该同步电路包括：第一寄存器、时钟门控单元以及第二寄存器。第一寄存器的输出端通过时钟门控单元与相应的第二寄存器的时钟端连接，且第一寄存器以及时钟门控单元的时钟端与同一源时钟端连接。其中，第一寄存器为时钟门控单元的前级寄存器，用于输出时钟门控单元的使能信号；第二寄存器为时钟门控单元的后级寄存器，用于存储数据或者是控制下一级电路；时钟门控单元用于控制相应第二寄存器的时钟输入，在第二寄存器处于闲置状态时，可以将第二寄存器的时钟关闭，以减少其随时钟翻转进行多余的逻辑翻转，降低功耗。需要说明的是，本实施例对同步电路中包含的时钟门控单元、第一寄存器以及第二寄存器的数量不作限制，针对同步电路中每个时钟门控单元以及相应的第一寄存器和第二寄存器，均可以按照图3示出的布局布线方法进行物理实现。

图3示出了本说明书实施例提供的布局布线方法的流程图。如图3所示，该方法包括：

步骤S301，基于预先对时钟门控单元以及相应的第二寄存器配置的物理约束，将时钟门控单元以及相应的第二寄存器分配到所在版图的预设区域内。

可以理解的是，在集成电路的后端设计中，电路物理设计的实施通常被简称为布局布线(P&R，place-and-route)，依次包括准备阶段、布局阶段、时钟树综合阶段以及布线阶段等，将前端提供的门级网表物理实现成版图(layout)。其中，布局阶段就是在版图上给各器件分配物理位置。

通过预先对时钟门控单元和所控制的第二寄存器配置物理约束(Bound)，在布局阶段，执行布局步骤时，就会基于该物理约束将时钟门控单元和所控制的第二寄存器放置在指定面积以及形状的预设区域内，使得时钟门控单元和所控制的第二寄存器相互靠近，以避免后续时钟树综合阶段由于连线过长需要在二者之间插缓冲器以保证时钟稳定性的情况。

预设区域即为所配置的物理约束对应的区域。举例来讲，在配置物理约束时，可以设置约束区域为维度(Dimention)为{a，b}的方形区域，那么在做布局时会将时钟门控单元和所控制的第二寄存器放置在宽度为a，高度为b的方形区域内。

如图4所示，假设同步电路包括：第一寄存器100a、100b和100c；组合逻辑电路140a、140b和140c；时钟门控单元110a、110b和110c；由时钟门控单元110a控制的第二寄存器121a、122a和123a；由时钟门控单元110b控制的第二寄存器121b、122b和123b以及由时钟门控单元110c控制的第二寄存器121c、122c和123c。则在布局阶段，就可以将时钟门控单元110a与第二寄存器121a、122a和123a布局在所约束的方形区域A中，将时钟门控单元110b与第二寄存器121b、122b和123b布局在所约束的方形区域B中，将时钟门控单元110c与第二寄存器121c、122c和123c布局在所约束的方形区域C中。图4中的虚线框区域即表示预设区域。

需要说明的是，图4中列举了的3个时钟门控单元，以及每个时钟门控单元有3个后级寄存器只是作为示例，不作为限定，同步电路中时钟门控单元以及后级寄存器的具体数量需要根据实际应用场景确定。另外，除了方形区域以外，预设区域也可以是其他形状的区域，此处不作限制。

具体实施过程中，物理约束的维度决定了预设区域的大小，可以根据时钟门控单元对应的第二寄存器的数量以及每个第二寄存器的布局面积确定，需要在能够足够放置时钟门控单元以及对应的第二寄存器的同时，避免时钟门控单元和所控制的第二寄存器之间的距离过远导致需要插入缓冲器。合理设置物理约束的维度，能够有效控制局部单元密度，避免后续出现绕线困难问题。

在一种可选的实施方式中，配置物理约束的过程可以包括：先确定时钟门控单元所连接的第二寄存器的数量以及单个第二寄存器的布局面积；然后，基于所确定的数量以及布局面积，确定需要配置的物理约束的维度；接着就可以基于所确定的维度，对时钟门控单元以及相应的第二寄存器配置物理约束。

在一种可选的实施方式中，上述基于所确定的数量以及布局面积，确定物理约束的维度的过程可以包括：先根据所确定的数量以及布局面积，得到基准布局面积；将所述基准布局面积乘以预设系数，得到所述预设区域的面积，并基于预设区域的面积分配物理约束的维度。其中，预设系数以及具体维度分配规则可以根据集成电路的布局规则以及多次试验预先确定。

可以理解的是，预设区域的面积需要足够大，但不能过大，因此，需要在时钟门控单元对应的所有第二寄存器所需布局面积的基础上，进行一定程度的膨胀，作为时钟门控单元的布局空间以及布线空间。例如，预设系数可以取大于1且小于或等于2的值，如可以取1.5或2。当预设系数为2时，预设区域的面积也就是时钟门控单元对应的所有第二寄存器所需布局面积的两倍。

举例来讲，假设单个第二寄存器需要的布局面积为1平方微米，某时钟门控单元对应有32个第二寄存器，则要布下这32个第二寄存器至少需要32平方微米；进一步，当预设系数为2时，得到的基准面积即为64平方微米，此时，可以将相应物理约束的维度设置为{8，8}，单位为微米。

或者，在本说明书其他实施例中，也可以采用其他方式确定物理约束的维度。例如，可以预先根据多次试验，得到芯片工艺、第二寄存器数量以及单个第二寄存器的布局面积与物理约束的维度之间的映射关系；具体实施时，再按照上述映射关系，根据实际采用的芯片工艺、时钟门控单元所控制的第二寄存器数量以及单个第二寄存器的布局面积，确定对应的物理约束维度。

另外，需要说明的是，考虑到同步电路中寄存器数量通常较多，为了避免对时钟门控单元及后级寄存器设置物理约束会引起局部单元密度过大，影响后续布线，按照本说明书实施例提供的布局布线方法设计的同步电路中，每个时钟门控单元的后级寄存器数量不能过多。举例来讲，每个时钟门控单元连接的第二寄存器的数量可以大于或等于1且小于或等于100，例如，可以是32个、64个或100个等。

在完成布局阶段后，可以执行步骤S302进行时钟树综合，实现时钟延时平衡。

步骤S302，对第一寄存器、时钟门控单元以及第二寄存器进行时钟树综合处理，使得第一寄存器的时序路径以及时钟门控单元的时钟路径上分别插入多级缓冲器，以补偿时钟门控单元与第一寄存器的时钟路径长度差异。

第一寄存器和第二寄存器属于同一个时钟域，需要将它们的时钟做等长处理。由于时钟门控单元和第二寄存器的物理距离近，时钟路径较短，带来的延时也就可以忽略，可以保证时钟的稳定性。因此，在进行时钟树综合时，会将时钟门控单元和第二寄存器看作一个整体，这样也就不会在时钟门控单元和第二寄存器之间插入缓冲器，而是在第一寄存器与源时钟端之间，以及时钟门控单元与源时钟端之间插入多级缓冲器，构建时钟树，使得时钟门控单元与第一寄存器时钟路径长度相近。如图4所示，在时钟树综合后，第一寄存器100a、100b和100c、以及时钟门控单元110a、110b和110c的时钟路径上分别插入了多级缓冲器130，而时钟门控单元110a、110b和110c与所控制的第二寄存器之间并未插入有缓冲器。

这样既可以实现第一寄存器和第二寄存器的时钟延时平衡，又可以减小时钟门控单元与第一寄存器之间的时钟延时偏差，优化第一寄存器到时钟门控单元的时序，有利于同步电路的时序收敛。

另外，由于时钟门控单元通常用于控制多个并列设置的第二寄存器，相比于在时钟门控单元以及每个第二寄存器之间插入缓冲器来实现第一寄存器和第二寄存器的时钟延时平衡，在时钟门控单元的时钟路径上插入缓冲器能够降低缓冲器的使用数量，从而有利于提升IC芯片的利用率，有效降低制造成本。

需要说明的是，同步电路的整个布局布线流程除了上述步骤S301和S302以外，还包括其他步骤，如准备步骤以及布线步骤等，具体可以参照布局布线的相关实施细节，本实施例不做详述。

为了验证本说明书实施例提供的技术方案的时序改善效果，在其他实验条件相同的情况下，分别对设置物理约束和不设置物理约束得到的同步电路版图进行了时序仿真实验，以通过对比实验结果，验证设置物理约束对第一寄存器到时钟门控单元时序的影响。对比实验测得的第一寄存器到时钟门控单元的时序结果如表1所示。从表1中可以看出相比于未设置物理约束的情况，在设置物理约束之后，时序的WNS(Worst Negative Slack)即最差的slack值，从-0.76ns降低到-0.24ns，时序违例(Violation number)的数量从980条降到370，时序得到显著改善。

表1

综上所述，本说明书实施例提供的布局布线方法，通过在布局阶段对时钟门控单元以及后级的第二寄存器设置物理约束，将原本会由于时钟门控单元与后级寄存器布线过长而插入到钟门控单元与后级寄存器之间的缓冲器，插入到时钟门控单元的时钟路径上，减小了时钟门控单元和前级寄存器的时钟之间的时钟延时偏差，有利于改善前级寄存器到时钟门控单元的时序，以实现时序收敛，同时也降低了缓冲器的使用数量，从而提升了IC芯片的利用率，有效降低了制造成本。

基于同一发明构思，本说明书实施例还提供了一种芯片的布局布线装置，应用于芯片所包含的上述同步电路的物理实现。如图5所示，该布局布线装置50包括：

约束模块501，用于基于预先对所述时钟门控单元以及相应的所述第二寄存器配置的物理约束，将所述时钟门控单元以及相应的第二寄存器分配到所在版图的预设区域内；

时钟树综合模块502，用于对所述第一寄存器、所述时钟门控单元以及所述第二寄存器进行时钟树综合处理，使得所述第一寄存器的时序路径以及所述时钟门控单元的时钟路径上分别插入多级缓冲器，以补偿所述时钟门控单元与所述第一寄存器的时钟路径长度差异。

在一种可选的实施方式中，上述布局布线装置50还包括：约束配置模块，包括：

参数确定子模块，用于确定所述时钟门控单元所连接的第二寄存器的数量以及单个所述第二寄存器的布局面积；

维度确定子模块，用于基于所述数量以及所述布局面积，确定所述物理约束的维度；

配置子模块，用于基于所确定的维度，对所述时钟门控单元以及相应的所述第二寄存器配置物理约束。

在一种可选的实施方式中，上述维度确定子模块用于：

根据所述数量以及所述布局面积，得到基准布局面积；

将所述基准布局面积乘以预设系数，得到所述预设区域的面积，并基于所述预设区域的面积分配所述物理约束的维度，其中，所述预设系数大于1且小于或等于2。

在一种可选的实施方式中，上述预设区域为方形区域。

需要说明的是，本说明书实施例所提供的布局布线装置50，其中各个模块执行操作的具体方式已经在上述方法实施例中进行了详细描述，此处将不做详细阐述说明。

基于同一发明构思，本说明书实施例还提供了一种通过上述方法实施例提供的布局布线方法得到的同步电路。如图4所示，该同步电路包括：第一寄存器(如图4中示出的100a、100b和100c)、时钟门控单元(如图4中示出的110a、110b和110c)、第二寄存器(如图4中示出的121a、122a、123a、121b、122b、123b、121c、122c和123c)以及分别插入在第一寄存器的时钟路径以及时钟门控单元的时钟路径中的多级缓冲器130。

第一寄存器的时钟端与同步电路的源时钟端CLK0连接。其中，源时钟端CLK0可以是IC芯片内部的时钟产生电路的时钟输出端，或者，时钟也可以是IC芯片外部提供的，此时，源时钟端CLK0也可以是IC芯片的时钟输入端。

时钟门控单元的时钟端与源时钟端CLK0连接，使能端与第一寄存器的输出端连接。由第一寄存器输出使能信号，使能时钟门控单元对传输到第二寄存器的时钟信号的关断。

时钟门控单元的输出端与所控制的第二寄存器的时钟端连接，以控制第二寄存器的时钟输入。时钟门控单元与所连接的第二寄存器一同集成在所属IC芯片的预设区域内，这样二者之间的物理距离足够近，保证了时钟传输的稳定性。具体实施时，预设区域的面积可以为基准布局面积的预设倍数，其中，基准布局面积为布局时钟门控单元连接的所有第二寄存器所需的面积，预设倍数大于1且小于或等于2。具体可以参见上述方法实施例中的相关描述。

在一种可选的实施方式中，为了避免局部单元密度过大，每个时钟门控单元连接的第二寄存器数量可以大于或等于1且小于或等于100，例如，可以是32个、64个或100个等。

插入在第一寄存器的时钟路径以及时钟门控单元的时钟路径中的多级缓冲器，构成时钟树，能够在保证第一寄存器与第二寄存器的时钟到达时间一致的同时，有效地补偿时钟门控单元与第一寄存器之间时钟路径的长度差异，从而减小时钟门控单元与第一寄存器的时钟延时偏差，有利于第一寄存器到时钟门控单元的时序收敛。

需要说明的是，本说明书实施例提供的同步电路除了上述第一寄存器、时钟门控单元、第二寄存器以及缓冲器以外，还可以包括其他电路结构，具体根据实际应用场景的需要设计，本实施例对此不作限制。举例来讲，如图4所示，同步电路还可以包括组合逻辑电路(如图4中示出的140a、140b和140c)，第一寄存器的输出端通过组合逻辑电路与时钟门控单元的使能端连接。组合逻辑电路的具体电路结构可以根据实际应用场景的需要设置，如可以为加法器，将第一寄存器输出的使能信号与另一控制信号进行加法运算，得到最终的使能信号输出到时钟门控单元的使能端，

基于同一发明构思，本说明书实施例还提供了一种IC芯片，如图6所示，该IC芯片60包括上述的同步电路601。需要说明的是，IC芯片60可以是包含上述同步电路601的任意芯片如存储芯片，本实施例对此不作限制。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。术语“多个”表示两个以上，包括两个或大于两个的情况。

尽管已描述了本说明书的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本说明书范围的所有变更和修改。

显然，本领域的技术人员可以对本说明书进行各种改动和变型而不脱离本说明书的精神和范围。这样，倘若本说明书的这些修改和变型属于本说明书权利要求及其等同技术的范围之内，则本说明书也意图包含这些改动和变型在内。