具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。

针对现有技术存在的问题，本发明的实施例提供了一种由共栅互补场效应晶体管构建的D锁存器。参照图1，所述由共栅互补场效应晶体管构建的D锁存器100包括：

第一互补场效应晶体管101，所述第一互补场效应晶体管101的CG端用于接收数据，所述第一互补场效应晶体管101的PS端连接高电位，所述第一互补场效应晶体管101的NS端连接低电位；

第二互补场效应晶体管102，所述第二互补场效应晶体管102的CG端用于接收时序控制的低电位信号cn或高电位信号c，所述第二互补场效应晶体管102的NS端与所述第一互补场效应晶体管101的ND端连接；

第三互补场效应晶体管103，所述第三互补场效应晶体管103的CG端用于接收时序控制的高电位信号c或低电位信号cn，所述第三互补场效应晶体管103的PS端与所述第一互补场效应晶体管101的PD端连接，所述第三互补场效应晶体管103的PD端和ND端均与所述第二互补场效应晶体管102的PD端和ND端连接；

第四互补场效应晶体管104，所述第四互补场效应晶体管104的PS端连接高电位，所述第四互补场效应晶体管104的PD端与所述第二互补场效应晶体管102的PS端连接，所述第四互补场效应晶体管104的ND端与所述第三互补场效应晶体管103的NS端连接，所述第四互补场效应晶体管104的NS端连接低电位；以及

第五互补场效应晶体管105，所述第五互补场效应晶体管105的CG端与所述第三互补场效应晶体管103的ND端连接，所述第五互补场效应晶体管105的PD端和ND端均与所述第四互补场效应晶体管104的CG端连接，所述第五互补场效应晶体管105的PS端连接高电位，所述第五互补场效应晶体管105的NS端连接低电位。

一些实施例中，当所述第二互补场效应晶体管102的CG端接收时序控制的低电位信号cn时，所述第三互补场效应晶体管103的CG端接收时序控制的高电位信号c；当所述第二互补场效应晶体管102的CG端接收时序控制的高电位信号c时，所述第三互补场效应晶体管103的CG端接收时序控制的低电位信号cn。

参照图1，所述第一互补场效应晶体管101的CG端为所述由共栅互补场效应晶体管构建的D锁存器100的外部数据输入端，所述第三互补场效应晶体管103的ND端与第一传输线1031的一端连接，所述第三互补场效应晶体管103的PD端与第二传输线1032的一端连接，所述第二传输线1032的另一端与所述第一传输线1031连接于第一子节点1033，所述第五互补场效应晶体管105的CG端与第三传输线1051的一端连接，所述第三传输线1051的另一端连接与所述第一传输线1031连接于第二子节点1034，所述第二子节点1034位于所述第一子节点1033和所述第三互补场效应晶体管103的ND端之间，所述第三传输线1051上设有第三子节点1035，所述第三子节点1035作为所述由共栅互补场效应晶体管构建的D锁存器100的QN输出端。具体地，对所述第一传输线1031和所述第二传输线1032可以为不同的传输线也可以为同一条传输线，且所述第一子节点1033和所述第二子节点1034可以不同节点也可以为同一节点，仅需将所述第二互补场效应晶体管102的PD端、ND端与所述第三互补场效应晶体管103的PD端、ND端连接在一起，所述第三传输线1051的另一端与所述第二互补场效应晶体管102的PD端、ND端、所述第三互补场效应晶体管103的PD端、ND端连接即可。

参照图1，所述第五互补场效应晶体管105的ND端与第四传输线1052的一端连接，所述第五互补场效应晶体管105的PD端与第五传输线1053的一端连接，所述第四互补场效应晶体管104的的CG端与第六传输线1054的一端连接，所述第五传输线1053的另一端与所述第六传输线1054连接于第四子节点10531，所述第六传输线1054的另一端与所述第四传输线1052连接于第五子节点10532，所述第四传输线1052的另一端作为所述由共栅互补场效应晶体管构建的D锁存器100的Q输出端。

具体地，所述第一互补场效应晶体管与所述第二互补场效应晶体管、所述第三互补场效应晶体管、所述第四互补场效应晶体管和所述第五互补场效应晶体管的结构均相同，且均为互补场效应晶体管(ComplementaryField-Effect-Transistor,CFET)。

参照图2，所述第一互补场效应晶体管内部集成了PFET管1011和NFET管1012，所述PFET管1011的栅极与所述NFET管1012的栅极连接共同形成所述第一互补场效应晶体管的CG端(CommonGate)，所述PFET管1011的源极为所述第一互补场效应晶体管的PS端(PFETSource)，所述PFET管1011的漏极为所述第一互补场效应晶体管的PD端(PFETDrain)，所述NFET管1012的漏极为所述第一互补场效应晶体管的ND端(NFETDrain)，所述NFET管1012的源极为所述第一互补场效应晶体管的NS端(NFETSource)，其中,所述第一互补场效应晶体管的CG端即所述PFET管1011和所述NFET管1012的共栅端。

图3为现有技术中第一D锁存器的电路图。参照图3，第一D锁存器200包括第一三态反相器201、反相器202和第二三态反相器203，所述第一三态反相器201的第一输入端作为所述第一D锁存器的D输入端用于接收数据，所述第一三态反相器201的第二输入端用于接收低电位信号cn，所述第一三态反相器201的第三输入端用于接收高电位信号c，所述第一三态反相器201的输出端通过第一线204与所述反相器202的第一输入端连接，所述反相器202的输出端与第二线205一端连接，所述第二线205另一端作为所述第一D锁存器的Q输出端，所述第二线205上设有第一节点2051，所述第一节点2051通过第三线206与所述第二三态反相器203的第一输入端连接，所述第二三态反相器203的第二输入端用于接收高电位信号c，所述第二三态反相器203的第三输入端用于接收低电位信号cn，所述第二三态反相器203的输出端与第四线207的一端连接，所述第四线207的另一端作为所述第一D锁存器的QN输出端，所述第四线207上设有第二节点2071，所述第一线204上设有第三节点2041，所述第二节点2071和所述第三节点2041通过第五线208连接。

一些实施例中，参照图3，所述第一三态反相器201的第二输入端接收低电位信号cn，所述第一三态反相器201的第三输入端接收高电位信号c，所述第二三态反相器203的第二输入端接收高电位信号c，所述第二三态反相器203的第三输入端接收低电位信号cn，或所述第一三态反相器201的第二输入端接收高电位信号c，所述第一三态反相器201的第三输入端接收低电位信号cn，所述第二三态反相器203的第二输入端接收低电位信号cn，所述第二三态反相器203的第三输入端接收高电位信号c，当所述第一三态反相器的第一输入端未接收数据时，所述第一D锁存器的Q输出端和QN输出端均不变，所述D锁存器的存储的数据内容保持不变。

一些实施例中，参照图3，所述第一三态反相器201的第二输入端接收低电位信号cn，所述第一三态反相器201的第三输入端接收高电位信号c，所述第二三态反相器203的第二输入端接收高电位信号c，所述第二三态反相器203的第三输入端接收低电位信号cn，当所述第一三态反相器的第一输入端接收低电位信号时，所述第一D锁存器的Q输出端输出低电位信号，所述第一D锁存器的QN输出端输出高电位信号，所述第一D锁存器的功能为置低电位。

一些实施例中，参照图3，所述第一三态反相器201的第二输入端接收低电位信号cn，所述第一三态反相器201的第三输入端接收高电位信号c，所述第二三态反相器203的第二输入端接收高电位信号c，所述第二三态反相器203的第三输入端接收低电位信号cn，当所述第一三态反相器的第一输入端接收高电位信号时，所述第一D锁存器的Q输出端输出高电位信号，所述第一D锁存器的QN输出端输出低电位信号，所述第一D锁存器的功能为置高电位。

一些实施例中，第二D锁存器包括第一三态反相器、反相器和第二三态反相器，所述第一三态反相器的第一输入端作为所述第一D锁存器的D输入端用于接收数据，所述第一三态反相器的第二输入端用于接收高电位信号c，所述第一三态反相器的第三输入端用于接收低电位信号cn，所述第一三态反相器的输出端通过第一线与所述反相器的第一输入端连接，所述反相器的输出端与第二线一端连接，所述第二线另一端作为所述第一D锁存器的Q输出端，所述第二线上设有第一节点，所述第一节点通过第三线与所述第二三态反相器的第一输入端连接，所述第二三态反相器的第二输入端用于接收低电位信号cn，所述第二三态反相器的第三输入端用于接收高电位信号c，所述第二三态反相器的输出端与第四线的一端连接，所述第四线的另一端作为所述第一D锁存器的QN输出端，所述第四线上设有第二节点，所述第一线上设有第三节点，所述第二节点和所述第三节点通过第五线连接。

一些实施例中，所述第一三态反相器的第二输入端接收高电位信号c，所述第一三态反相器的第三输入端接收低电位信号cn，所述第二三态反相器的第二输入端接收低电位信号cn，所述第二三态反相器的第三输入端接收高电位信号c，当所述第一三态反相器的第一输入端接收低电位信号时，所述第一D锁存器的Q输出端输出低电位信号，所述第一D锁存器的QN输出端输出高电位信号，所述第一D锁存器的功能为置低电位。

一些实施例中，所述第一三态反相器的第二输入端接收高电位信号c，所述第一三态反相器的第三输入端接收低电位信号cn，所述第二三态反相器的第二输入端接收低电位信号cn，所述第二三态反相器的第三输入端接收高电位信号c，当所述第一三态反相器的第一输入端接高电位信号时，所述第一D锁存器的Q输出端输出高电位信号，所述第一D锁存器的QN输出端输出低电位信号，所述第一D锁存器的功能为置高电位。

图4为图3中第一D锁存器的CMOS管电路图。参照图4，所述第一D锁存器200的CMOS管电路包括第一三态反相器201、反相器202和第二三态反相器203。

参照图3，所述第一反相器201包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1和第二NMSO管N2，所述第一PMOS管P1的源极接高电位VDD，所述第一PMOS管P1的栅极与所述第一NMOS管N1的栅极连接共同作为D输入端，所述第一PMOS管P1的漏极与所述第二PMOS管P2的源极连接，所述第二PMOS管P2的栅极用于接收低电位信号cn或高电位信号c，所述第二PMOS管P2的漏极通过第一连接线与所述第二NMOS管N2的源极连接，所述第二NMOS管N2的栅极用于接收高电位信号c或低电位信号cn，所述第二NMOS管N2的漏极与所述第一NMOS管N1的源极连接，所述第一NMOS管N1的漏极连接低电位VSS。

参照图4，所述第三反相器203包括第三PMOS管P3、第四PMOS管P4、第三NMOS管N3和第四NMOS管N4，所述第三PMOS管P3的源极连接高电位VDD，所述第三PMOS管P3的漏极与所述第四PMOS管P4的源极连接，所述第四PMOS管P4的栅极用于接收高电位信号c或低电位信号cn，所述第四PMOS管P4的漏极通过第二连接线与所述第四NMOS管N4的源极，所述第一连接线上的第一节点和所述第二连接线上的第二节点通过第三连接线连接，所述第四NMOS管N4的栅极用于接收低电位信号cn或高电位信号c，所述第四NMOS管N4漏极与所述第三NMOS管N3的源极连接，所述第三NMOS管N3的漏极连接接地电压端电压VSS。

参照图4，所述第二反相器202包括第五PMOS管P5和第五NMOS管N5，所述第五PMOS管P5源极连接高电位VDD，所述第五PMOS管P5通过第四连接线和所述第五NMOS管N5的源极连，所述第四连接线上设有第三节点，所述第三节点与第五连接线的一端连接，所述第五连接线的另一端为Q输出端，所述第五连接线上设有第四节点，所述第四节点与所述第三PMOS管P3的栅极和所述第三NMOS管N3的栅极连接，所述第三连接线上设有第五节点，所述第五PMOS管P5的栅极和所述第五NMOS管N5的栅极与所述第五节点连接，所述第五节点作为QN输出端。

图5为图1的等效CMOS电路图。将图5与图4进行比对，可以看出，本申请通过共栅CFET实现了D锁存器的，解决了图4中PMOS管和NMOS管不共栅的问题。

虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。