阅读说明：本技术 一种基于三输入tfet器件的一位全加器 (One-bit full adder based on three-input TFET device ) 是由 胡建平 高晗晔 叶浩 张子豪 于 2020-05-08 设计创作，主要内容包括：本发明公开了一种基于三输入TFET器件的一位全加器,包括第十四个TFET管,七个TFET管采用P型三输入TFET器件实现,七个TFET管采用N型三输入TFET器件实现,N型三输入TFET器件三个栅极中任意两个或三个接入的输入信号均为1时,N型三输入TFET器件的源极和漏极之间导通,P型三输入TFET器件三个栅极中任意两个接入或者三个接入的输入信号为0时,P型三输入TFET器件的源极和漏极之间导通；优点是电路结构较为简单,电路面积和功耗较小,速度较快。(The invention discloses a one-bit full adder based on a three-input TFET device, which comprises a fourteenth TFET tube, wherein seven TFET tubes are realized by adopting a P-type three-input TFET device, seven TFET tubes are realized by adopting an N-type three-input TFET device, when any two or three input signals of three grids of the N-type three-input TFET device are all 1, a source electrode and a drain electrode of the N-type three-input TFET device are conducted, and when any two or three input signals of three grids of the P-type three-input TFET device are 0, a source electrode and a drain electrode of the P-type three-input TFET device are conducted; the advantages are simple circuit structure, small circuit area and power consumption, and high speed.)

一种基于三输入TFET器件的一位全加器

技术领域

本发明涉及一种一位全加器，尤其是涉及一种基于三输入TFET器件的一位全加器。

背景技术

随着集成电路技术的飞速发展，传统的CMOS工艺已越来越不能满足当前数字电路小型化和低功耗等方面不断提升的需求。近年来，出现了一些能够替代CMOS器件的新型纳米器件。其中，TFET(tunnelingfield effect transistor，隧穿场效应晶体管)器件区别于传统CMOS器件的电流注入机制，表现出了良好的亚阈值摆动，并且基于TFET器件实现的一些逻辑电路，也都表现出了一些优于CMOS电路的特性。TFET器件成为了最有希望代替CMOS器件应用于集成电路设计的器件。

全加器作为电子系统的一种基本单元，它不仅能完成加法，还能参与减法、乘法和除法等运算，被广泛运用在大规模的集成电路设计中。全加器是性能要求比较高的数字信号处理器、微处理器以及单片机系统的重要单元，全加器性能的优劣对整个系统性能的影响特别重要。一位全加器广泛用于多位加法器的进位关键路径中，是影响多位加法器性能的重要因素之一。

现有的一种基于CMOS器件的一位全加器的电路如图1所示。该一位全加器由22个P型CMOS晶体管和22个N型CMOS晶体管构成。该一位全加器通过逻辑方程计算输出，采用静态互补的门级电路结构，进位信号和求和信号的产生共需要三个逻辑块，产生六级延时。两个输出信号间堆叠较多的P型CMOS晶体管，且进位信号的负载电容较大。上述情况使该一位全加器使用的CMOS晶体管数较多，电路结构较为复杂，电路面积和功耗较大，速度较慢。

发明内容

本发明所要解决的技术问题是提供一种电路结构较为简单，电路面积和功耗较小，速度较快的基于三输入TFET器件的一位全加器。

本发明解决上述技术问题所采用的技术方案为：一种基于三输入TFET器件的一位全加器，包括第一TFET管、第二TFET管、第三TFET管、第四TFET管、第五TFET管、第六TFET管、第七TFET管、第八TFET管、第九TFET管、第十TFET管、第十一TFET管、第十二TFET管、第十三TFET管和第十四TFET管，所述的第一TFET管、所述的第三TFET管、所述的第五TFET管、所述的第七TFET管、所述的第九TFET管、所述的第十一TFET管和所述的第十三TFET管分别采用P型三输入TFET器件实现，所述的第二TFET管、所述的第四TFET管、所述的第六TFET管、所述的第八TFET管、所述的第十TFET管、所述的第十二TFET管和所述的第十四TFET管分别采用N型三输入TFET器件实现，所述的N型三输入TFET器件具有第一栅极、第二栅极、第三栅极、源极和漏极，当所述的N型三输入TFET器件的第一栅极、第二栅极、第三栅极中任意两个接入的输入信号为1，其他一个接入的输入信号为0时，或者三个接入的输入信号均为1时，所述的N型三输入TFET器件的源极和漏极之间导通，所述的P型三输入TFET器件具有第一栅极、第二栅极、第三栅极、源极和漏极，当所述的P型三输入TFET器件的第一栅极、第二栅极、第三栅极中任意两个接入的输入信号为0，其他一个接入的输入信号为1时，或者三个接入的输入信号均为0时，所述的P型三输入TFET器件的源极和漏极之间导通；所述的第一TFET管的源极、所述的第三TFET管的源极、所述的第五TFET管的源极、所述的第七TFET管的源极、所述的第九TFET管的源极、所述的第十一TFET管的源极和所述的第十三TFET管的源极均接电源，所述的第二TFET管的源极、所述的第四TFET管的源极、所述的第六TFET管的源极、所述的第八TFET管的源极、所述的第十TFET管的源极、所述的第十二TFET管的源极和所述的第十四TFET管的源极均接地，所述的第一TFET管的第一栅极、所述的第二TFET管的第一栅极、所述的第五TFET管的第一栅极、所述的第五TFET管的第二栅极、所述的第五TFET管的第三栅极、所述的第六TFET管的第一栅极、所述的第六TFET管的第二栅极、所述的第六TFET管的第三栅极、所述的第十一TFET管的第一栅极、所述的第十二TFET管的第二栅极连接且其连接端为所述的一位全加器的第一输入端，所述的一位全加器的第一输入端用于接入第一输入信号，所述的第一TFET管的第二栅极、所述的第二TFET管的第二栅极、所述的第七TFET管的第一栅极、所述的第八TFET管的第二栅极、所述的第九TFET管的第一栅极、所述的第九TFET管的第二栅极、所述的第九TFET管的第三栅极、所述的第十TFET管的第一栅极、所述的第十TFET管的第二栅极和所述的第十TFET管的第三栅极连接且其连接端为所述的一位全加器的第二输入端，所述的一位全加器的第二输入端用于接入第二输入信号，所述的第一TFET管的第三栅极、所述的第二TFET管的第三栅极、所述的第七TFET管的第二栅极、所述的第八TFET管的第三栅极、所述的第十一TFET管的第二栅极、所述的第十二TFET管的第三栅极、所述的第十三TFET管的第二栅极和所述的第十四TFET管的第二栅极连接且其连接端为所述的一位全加器的进位输入端，所述的一位全加器的进位输入端用于接入低位输出的进位信号，所述的第一TFET管的漏极、所述的第二TFET管的漏极、所述的第三TFET管的第一栅极、所述的第三TFET管的第二栅极、所述的第三TFET管的第三栅极、所述的第四TFET管的第一栅极、所述的第四TFET管的第二栅极和所述的第四TFET管的第三栅极连接，所述的第三TFET管的漏极和所述的第四TFET管的漏极连接且其连接端是所述的一位全加器的进位输出端，用于向高位输出进位信号，所述的第五TFET管的漏极、所述的第六TFET管的漏极、所述的第七TFET管的第三栅极和所述的第八TFET管的第一栅极连接，所述的第七TFET管的漏极、所述的第八TFET管的漏极、所述的第十三TFET管的第一栅极和所述的第十四TFET管的第三栅极连接，所述的第九TFET管的漏极、所述的第十TFET管的漏极、所述的第十一TFET管的第三栅极和所述的第十二TFET管的第一栅极连接，所述的第十一TFET管的漏极、所述的第十二TFET管的漏极、所述的第十三TFET管的第三栅极和所述的第十四TFET管的第一栅极连接，所述的第十三TFET管的漏极和所述的第十四TFET管的漏极连接且其连接端为所述的一位全加器的和输出端，所述的一位全加器的和输出端用于输出和信号。

与现有技术相比，本发明的优点在于通过第一TFET管、第二TFET管、第三TFET管、第四TFET管、第五TFET管、第六TFET管、第七TFET管、第八TFET管、第九TFET管、第十TFET管、第十一TFET管、第十二TFET管、第十三TFET管和第十四TFET管构建一位全加器，第一TFET管、第三TFET管、第五TFET管、第七TFET管、第九TFET管、第十一TFET管和第十三TFET管分别采用P型三输入TFET器件实现，第二TFET管、第四TFET管、第六TFET管、第八TFET管、第十TFET管、第十二TFET管和第十四TFET管分别采用N型三输入TFET器件实现，N型三输入TFET器件具有第一栅极、第二栅极、第三栅极、源极和漏极，当N型三输入TFET器件的第一栅极、第二栅极、第三栅极中任意两个接入的输入信号为1，其他一个接入的输入信号为0时，或者三个接入的输入信号均为1时，N型三输入TFET器件的源极和漏极之间导通，P型三输入TFET器件具有第一栅极、第二栅极、第三栅极、源极和漏极，当P型三输入TFET器件的第一栅极、第二栅极、第三栅极中任意两个接入的输入信号为0，其他一个接入的输入信号为1时，或者三个接入的输入信号均为0时，P型三输入TFET器件的源极和漏极之间导通；当一位全加器的第一输入端接入的第一输入信号A，第二输入端接入的第二输入信号B和进位输入端接入的进位信号C都为“1”时，对于一位全加器的进位输出端，此时由于第二TFET管和第三TFET管导通，一位全加器的进位输出端电平信号被拉高，一位全加器的进位输出端输出高电平1，对于一位全加器的和输出端，由于此时第六TFET管、第八TFET管、第十TFET管、第十二TFET管和第十三TFET管导通，一位全加器的和输出端电平信号被拉高，一位全加器的和输出端输出高电平1；当一位全加器的第一输入端接入的第一输入信号A，第二输入端接入的第二输入信号B和进位输入端接入的进位信号C都为“0”时，对于一位全加器的进位输出端，此时由于第一TFET管和第四TFET管导通，一位全加器的进位输出端电平信号被拉低，一位全加器的进位输出端输出低电平0，对于一位全加器的和输出端，由于此时第五TFET管、第七TFET管、第九TFET管、第十一TFET管和第十四TFET管导通，一位全加器的和输出端电平信号被拉低，一位全加器的和输出端输出低电平0；当一位全加器的第一输入端接入的第一输入信号A为“0”，第二输入端接入的第二输入信号B和进位输入端接入的进位信号C都为“1”时，对于一位全加器的进位输出端，此时由于第二TFET管和第三TFET管导通，一位全加器的进位输出端电平信号被拉高，一位全加器的进位输出端输出高电平1，对于一位全加器的和输出端，由于此时第五TFET管、第八TFET管、第十TFET管、第十一TFET管和第十四TFET管导通，一位全加器的和输出端电平信号被拉低，一位全加器的和输出端输出低电平0；当一位全加器的第二输入端接入的第二输入信号B为“0”，第一输入端接入的第一输入信号A和进位输入端接入的进位信号C都为“1”时，对于一位全加器的进位输出端，此时由于第二TFET管和第三TFET管导通，一位全加器的进位输出端电平信号被拉高，一位全加器的进位输出端输出高电平1，对于一位全加器的和输出端，由于此时第六TFET管、第七TFET管、第九TFET管、第十二TFET管和第十四TFET管导通，一位全加器的和输出端电平信号被拉低，一位全加器的和输出端输出低电平0；当一位全加器的进位输入端接入的进位信号C为“0”，第一输入端接入的第一输入信号A和第二输入端接入的第二输入信号B都为“1”时，对于一位全加器的进位输出端，此时由于第二TFET管和第三TFET管导通，一位全加器的进位输出端电平信号被拉高，一位全加器的进位输出端输出高电平1，对于一位全加器的和输出端，由于此时第六TFET管、第七TFET管、第十TFET管、第十一TFET管和第十四TFET管导通，一位全加器的和输出端电平信号被拉低，一位全加器的和输出端输出低电平0；当一位全加器的第一输入端接入的第一输入信号A为“1”，第二输入端接入的第二输入信号B和进位输入端接入的进位信号C都为“0”时，对于一位全加器的进位输出端，此时由于第一TFET管和第四TFET管导通，一位全加器的进位输出端电平信号被拉低，一位全加器的进位输出端输出低电平0，对于一位全加器的和输出端，由于此时第六TFET管、第七TFET管、第九TFET管、第十二TFET管和第十三TFET管导通，一位全加器的和输出端电平信号被拉高，一位全加器的和输出端输出高电平0；当一位全加器的第二输入端接入的第二输入信号B为“1”，第一输入端接入的第一输入信号A和进位输入端接入的进位信号C都为“0”时，对于一位全加器的进位输出端，此时由于第一TFET管和第四TFET管导通，一位全加器的进位输出端电平信号被拉低，一位全加器的进位输出端输出低电平0，对于一位全加器的和输出端，由于此时第五TFET管、第八TFET管、第十TFET管、第十一TFET管和第十三TFET管导通，一位全加器的和输出端电平信号被拉高，一位全加器的和输出端输出高电平0；当一位全加器的进位输入端接入的进位信号C为“1”，第一输入端接入的第一输入信号A和第二输入端接入的第二输入信号B都为“0”时，对于一位全加器的进位输出端，此时由于第一TFET管和第四TFET管导通，一位全加器的进位输出端电平信号被拉低，一位全加器的进位输出端输出低电平0，对于一位全加器的和输出端，由于此时第五TFET管、第八TFET管、第九TFET管、第十二TFET管和第十三TFET管导通，一位全加器的和输出端电平信号被拉高，一位全加器的和输出端输出高电平0；由此本发明的一位全加器可以完整地实现对应逻辑功能，本发明的一位全加器通过十四个TFET管实现全加器功能，电路结构较为简单，电路面积和功耗较小，速度较快。

附图说明

图1为现有的一种基于CMOS器件的一位全加器的电路图；

图2为本发明的基于三输入TFET器件的一位全加器的电路图；

图3为在标准电压(1v)下，本发明的基于三输入TFET器件的一位全加器的基于BSIMIMG标准工艺的仿真波形图。

具体实施方式

以下结合附图实施例对本发明作进一步详细描述。

实施例：如图2所示，一种基于三输入TFET器件的一位全加器，包括第一TFET管M1、第二TFET管M2、第三TFET管M3、第四TFET管M4、第五TFET管M5、第六TFET管M6、第七TFET管M7、第八TFET管M8、第九TFET管M9、第十TFET管M10、第十一TFET管M11、第十二TFET管M12、第十三TFET管M13和第十四TFET管M14，第一TFET管M1、第三TFET管M3、第五TFET管M5、第七TFET管M7、第九TFET管M9、第十一TFET管M11和第十三TFET管M13分别采用P型三输入TFET器件实现，第二TFET管M2、第四TFET管M4、第六TFET管M6、第八TFET管M8、第十TFET管M10、第十二TFET管M12和第十四TFET管M14分别采用N型三输入TFET器件实现，N型三输入TFET器件具有第一栅极、第二栅极、第三栅极、源极和漏极，当N型三输入TFET器件的第一栅极、第二栅极、第三栅极中任意两个接入的输入信号为1、其他一个接入的输入信号为0时，或者三个接入的输入信号均为1时，N型三输入TFET器件的源极和漏极之间导通，P型三输入TFET器件具有第一栅极、第二栅极、第三栅极、源极和漏极，当P型三输入TFET器件的第一栅极、第二栅极、第三栅极中任意两个接入的输入信号为0、其他一个接入的输入信号为1时，或者三个接入的输入信号均为0时，P型三输入TFET器件的源极和漏极之间导通；第一TFET管M1的源极、第三TFET管M3的源极、第五TFET管M5的源极、第七TFET管M7的源极、第九TFET管M9的源极、第十一TFET管M11的源极和第十三TFET管M13的源极均接电源VDD，第二TFET管M2的源极、第四TFET管M4的源极、第六TFET管M6的源极、第八TFET管M8的源极、第十TFET管M10的源极、第十二TFET管M12的源极和第十四TFET管M14的源极均接地，第一TFET管M1的第一栅极、第二TFET管M2的第一栅极、第五TFET管M5的第一栅极、第五TFET管M5的第二栅极、第五TFET管M5的第三栅极、第六TFET管M6的第一栅极、第六TFET管M6的第二栅极、第六TFET管M6的第三栅极、第十一TFET管M11的第一栅极、第十二TFET管M12的第二栅极连接且其连接端为一位全加器的第一输入端，一位全加器的第一输入端用于接入第一输入信号A，第一TFET管M1的第二栅极、第二TFET管M2的第二栅极、第七TFET管M7的第一栅极、第八TFET管M8的第二栅极、第九TFET管M9的第一栅极、第九TFET管M9的第二栅极、第九TFET管M9的第三栅极、第十TFET管M10的第一栅极、第十TFET管M10的第二栅极和第十TFET管M10的第三栅极连接且其连接端为一位全加器的第二输入端，一位全加器的第二输入端用于接入第二输入信号B，第一TFET管M1的第三栅极、第二TFET管M2的第三栅极、第七TFET管M7的第二栅极、第八TFET管M8的第三栅极、第十一TFET管M11的第二栅极、第十二TFET管M12的第三栅极、第十三TFET管M13的第二栅极和第十四TFET管M14的第二栅极连接且其连接端为一位全加器的进位输入端，一位全加器的进位输入端用于接入低位输出的进位信号C，第一TFET管M1的漏极、第二TFET管M2的漏极、第三TFET管M3的第一栅极、第三TFET管M3的第二栅极、第三TFET管M3的第三栅极、第四TFET管M4的第一栅极、第四TFET管M4的第二栅极和第四TFET管M4的第三栅极连接，第三TFET管M3的漏极和第四TFET管M4的漏极连接且其连接端是一位全加器的进位输出端，用于向高位输出进位信号CO，第五TFET管M5的漏极、第六TFET管M6的漏极、第七TFET管M7的第三栅极和第八TFET管M8的第一栅极连接，第七TFET管M7的漏极、第八TFET管M8的漏极、第十三TFET管M13的第一栅极和第十四TFET管M14的第三栅极连接，第九TFET管M9的漏极、第十TFET管M10的漏极、第十一TFET管M11的第三栅极和第十二TFET管M12的第一栅极连接，第十一TFET管M11的漏极、第十二TFET管M12的漏极、第十三TFET管M13的第三栅极和第十四TFET管M14的第一栅极连接，第十三TFET管M13的漏极和第十四TFET管M14的漏极连接且其连接端为一位全加器的和输出端，一位全加器的和输出端用于输出和信号S。

本实施例中，N型三输入TFET器件采用公开号为CN110379851，名称为一种基于TFET的三输入多数逻辑器件的中国专利申请中实施例一披露的N型三输入多数逻辑器件实现，该N型三输入多数逻辑器件的第一金属栅极为N型三输入TFET器件的第一栅极，第二金属栅极为N型三输入TFET器件的第二栅极，第三金属栅极为N型三输入TFET器件的第三栅极，源区为N型三输入TFET器件的源极，漏区为N型三输入TFET器件的漏极；P型三输入TFET器件采用公开号为CN110379851，名称为一种基于TFET的三输入多数逻辑器件的中国专利申请中实施例二披露的P型三输入多数逻辑器件实现，该P型三输入多数逻辑器件的第一金属栅极为P型三输入TFET器件的第一栅极，第二金属栅极为P型三输入TFET器件的第二栅极，第三金属栅极为P型三输入TFET器件的第三栅极，源区为P型三输入TFET器件的源极，漏区为P型三输入TFET器件的漏极。

在标准电压(1v)下，基于BSIMIMG标准工艺对本发明的基于三输入TFET器件的一位全加器进行仿真，仿真波形图如图3所示。图3中，V(A)曲线表示第一输入信号A，V(B)曲线表示第二输入信号B，V(CI)曲线表示进位信号C，V(S)曲线表示输出和信号S，V(CO)曲线表示输出进位信号CO。分析图3可知：当第一输入信号A、第二输入信号B和进位信号C三个输入信号都为“0”时，输出和信号S为“0”，输出进位信号CO为“0”；当第一输入信号A，第二输入信号B和进位信号C三个输入信号中任意两个为“0”、其余一个为“1”时，输出和信号S为“1”，输出进位信号CO为“0”；当第一输入信号A、第二输入信号B和进位信号C三个输入信号中任意两个为“1”、其余一个为“0”时，输出和信号S为“0”，输出进位信号CO为“1”；当第一输入信号A、第二输入信号B和进位信号C三个输入信号都为“1”时，输出和信号S为“1”，输出进位信号CO为“1”。由此可知，本发明的基于三输入TFET器件的一位全加器具有正确的工作逻辑。

在BSIMIMG标准工艺，输入频率为0.5MHz条件下，对本发明的基于三输入TFET器件的一位全加器(简称本发明全加器)与图1所示的现有的基于CMOS器件的一位全加器(简称传统逻辑全加器)的性能进行比较，具体比较数据如表1所示。

表1

分析表1数据可以得出：本发明全加器与传统逻辑全加器相比，晶体管数量减少30个，延时降低了63.33％，平均总功耗降低了49.96％，功耗延时积降低了36.78％。

在BSIMIMG标准工艺，输入频率为1MHz条件下，对本发明的基于三输入TFET器件的一位全加器(简称本发明全加器)与图1所示的现有的基于CMOS器件的一位全加器(简称传统逻辑全加器)的性能进行比较，具体比较数据如表2所示。

表2

分析表2数据可以得出：本发明全加器与传统逻辑全加器相比，晶体管数量减少30个，延时降低了58.33％，平均总功耗降低了51.60％，功耗延时积降低了32.73％。

在BSIMIMG标准工艺，输入频率为1MHz条件下，对本发明的基于三输入TFET器件的一位全加器(简称本发明全加器)与图1所示的现有的基于CMOS器件的一位全加器(简称传统逻辑全加器)的性能进行比较，具体比较数据如表3所示。

表3

分析表3数据可以得出：本发明全加器与传统逻辑全加器相比，晶体管数量减少30个，平均总功耗降低了58.98％，功耗延时积降低了27.44％。

在BSIMIMG标准工艺，输入频率为10MHz条件下，对本发明的基于三输入TFET器件的一位全加器(简称本发明全加器)与图1所示的现有的基于CMOS器件的一位全加器(简称传统逻辑全加器)的性能进行比较，具体比较数据如表4所示。

表4

分析表4数据可以得出：本发明全加器与传统逻辑全加器相比，晶体管数量减少30个，平均总功耗降低了60.03％，功耗延时积降低了20.63％。

由上述的比较数据可见，在不影响电路功能的前提下，在低频工作条件时，本发明的基于三输入TFET器件的一位全加器与现有的基于CMOS器件的一位全加器相比，电路所需晶体管数量减少30个，电路功耗和功耗延时积均得到了显著优化。