具体实施方式

以下的揭示内容提供许多不同的实施例或范例，以绘示本揭示案的不同特征。以下将揭示本说明书各部件及其排列方式的特定范例，用以简化本揭示案叙述。当然，这些特定范例并非用于限定本揭示案。例如，若是本说明书以下的揭示内容叙述了将形成第一结构于第二结构之上或上方，即表示其包括了所形成的第一及第二结构是直接接触的实施例，亦包括了尚可将附加的结构形成于上述第一及第二结构之间，则第一及第二结构为未直接接触的实施例。此外，本揭示案说明中的各式范例可能使用重复的参照符号及/或用字。这些重复符号或用字的目的在于简化与清晰，并非用以限定各式实施例及/或所述外观结构之间的关系。

再者，为了方便描述图中一元件或特征部件与另一(些)元件或特征部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及例如此类用语。除了图中所绘示的方位外，空间相关用语亦涵盖使用或操作中的装置的不同方位。当装置被转向不同方位时(例如，旋转90度或者其他方位)，则其中所使用的空间相关形容词亦将依转向后的方位来解释。

为了增大跨通道区的有效导电面积，本揭示案的实施例提供具有至少一个T形堆叠式纳米片晶体管的半导体装置结构。对于环绕栅极(gate all around，GAA)晶体管，例如纳米片场效晶体管(field effect transistor,FET)，在基板上方形成包括交替的第一半导体层及第二半导体层的半导体层堆叠。第二半导体层连接第一半导体层，其中第一半导体层形成半导体装置结构中的纳米片通道。习知地，移除第二半导体层，以使得通道区处的第一半导体层由栅极电极包绕。根据本揭示案的实施例，在形成环绕栅极晶体管过程中，介于第一半导体层之间的第二半导体层产生横向凹入，使得至少一对的第一半导体层及凹入的第二半导体层在横截面图上具有T形轮廓。T形结构的垂直截面提供额外的导电区域有助于有效地控制半导体装置结构的纳米片通道。因此，在尺寸缩小时，可不受通道宽度或长度的限制而增大驱动电流。

本揭示案的实施例是关于纳米片通道场效晶体管论述，但本揭示案的一些态样的实施可用在其他制程及/或其他装置中，例如平面场效晶体管、鳍式场效晶体管(FinFET)、水平环绕栅极(Horizontal Gate All Around，HGAA)场效晶体管、垂直环绕栅极(VerticalGate All Around，VGAA)场效晶体管及其他合适的装置。一般熟悉此项技术者将容易理解，在本揭示案的范围内可想到可做出的其他修改。在调适环绕栅极晶体管结构的情况下，可通过任何合适的方法来图案化环绕栅极晶体管结构。举例而言，可使用一或多个光微影制程来图案化这些结构，包括双图案化或多图案化制程。通常，双图案化或多图案化制程组合光微影与自对准制程，借此允许产生例如间距小于使用单个直接光微影制程原本可获得的间距的图案。举例而言，在一个实施例中，在基板上方形成牺牲层，且使用光微影制程对其进行图案化。使用自对准制程在经图案化牺牲层旁边形成间隔物。接着移除牺牲层，且接着可使用其余间隔物对环绕栅极结构进行图案化。

图1至图20D根据本揭示案的实施例的绘示制造半导体装置结构100的例示性过程。应理解，对于该方法的额外实施例，可在图1至图20D所示的过程之前、期间及之后提供额外操作，且可替换或消除以下描述的操作中的一些。操作/过程的次序并非限制性的，且可互换。

图1至图6为根据一些实施例绘示制造半导体装置结构100的各个制程阶段的等角示意图。如图1所示，半导体装置结构100包括形成在基板101的前侧上方的半导体层堆叠104。基板101可为半导体基板。基板101可包括单晶半导体材料，例如但不限于硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铟铝(InAlAs)、砷化铟镓(InGaAs)、磷化镓锑(GaSbP)、砷化镓镓(GaAsSb)及磷化铟(InP)。在一些实施例中，基板101为绝缘体上硅(silicon-on-insulator，SOI)基板，该基板具有设置在两个硅层之间以增强的绝缘层(未绘示)。在一态样中，绝缘层为含氧层。

基板101可包括各种已掺有杂质(例如，具有p型或n型导电性的掺杂剂)的区域。例如，依据电路设计，对于n型场效应晶体管(n-type field effect transistor，NFET)，掺杂剂可为硼，对于p型场效应晶体管(p-type field effect transistor，PFET)，掺杂剂可为磷。

半导体层堆叠104包括由不同材料制成的交替半导体层，以助于在多栅极装置中形成纳米片通道，例如纳米片通道场效晶体管。在一些实施例中，半导体层堆叠104包括第一半导体层106及第二半导体层108。在一些实施例中，半导体层堆叠104包括交替的第一半导体层106及第二半导体层108。第一半导体层106与第二半导体层108由具有不同蚀刻选择性及/或氧化速率的半导体材料制成。举例而言，第一半导体层106可由Si制成，且第二半导体层108可由SiGe制成。在一些实例中，第一半导体层106可由SiGe制成，且第二半导体层108可由Si制成。或者，在一些实施例中，半导体层106或半导体层108中的任一者可为或包括其他材料，例如Ge、SiC、GeAs、GaP、InP、InAs、InSb、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、GaInAsP或上述的任何组合。

可使用任何合适和沉积制程，例如磊晶制程，形成第一半导体层106及第二半导体层108。举例而言，可通过分子束磊晶(molecular beam epitaxy，MBE)制程、金属有机化学气相沉积(metalorganic chemical vapor deposition，MOCVD)制程及/或其他合适的磊晶生长制程来执行半导体层堆叠104中各层的磊晶生长。

在后续的制造阶段中，第一半导体层106或其部分可形成半导体装置结构100的纳米片通道。术语纳米片在本文中用于表示具有纳米级或甚至微米级尺寸且具有细长形状的材料，而与此材料的横截面形状无关。因此，此术语既指横截面为圆形及基本上为圆形的细长材料，亦指束或棒形材料，例如包括圆柱形或横截面基本上为矩形。半导体装置结构100的纳米片通道可由栅极电极围绕。半导体装置结构100可包括纳米片晶体管。纳米片晶体管可称为纳米线晶体管、环绕栅极晶体管、多桥通道(multi-bridge channel，MBC)晶体管或任何具有由栅极电极围绕通道的晶体管。下文进一步论述使用第一半导体层106来界定半导体装置结构100的一或多个通道。

每一第一半导体层106的厚度可在约5nm与约30nm之间。每一第二半导体层108的厚度可等于、小于或大于第一半导体层106的厚度。在一些实施例中，每一第二半导体层108的厚度在约2nm与约50nm之间。三个第一半导体层106及三个第二半导体层108彼此交替配置，如图1所示，图1仅出于说明目的，且并不旨在限制权利要求书中具体记载的内容。可了解的是，可在半导体层堆叠104中形成任何数量的第一半导体层106及第二半导体层108，且层的数量取决于半导体装置结100的预定通道数量。

下文将进行更详细的描述，部分的第二半导体层108最终会被移除而呈现凹入的第二半导体层108，凹入的第二半导体层108保持在第一半导体层106之间，以提供额外导电区域来有效地控制半导体装置结构的纳米片通道。已观察到，具有较高Ge百分比(原子百分比)的第二半导体层108将比具有较低Ge百分比的第二半导体层108具有更高的蚀刻速度。在半导体层堆叠104中，如果三个第二半导体层108由SiGe形成且交替配置在第一半导体层106之间，则可调整SiGe中的Ge原子百分比来改变蚀刻剂对第二半导体层108的蚀刻速度，借此控制第二半导体层108的宽度，且选择性地将第二半导体层108保留在第一半导体层106之间。图14B、图15A至图15E、图16A至图16G、图19A至图19C及图20A至图20C绘示并论述各种凹入的第二半导体层108轮廓的实例。

在本揭示案中称为实施例A01的一个实施例中，在半导体层堆叠104的上部区处的第二半导体层108(例如，第二半导体层108-1)具有第一Ge原子百分比GP1，在半导体层堆叠104的中间区处的第二半导体层108(例如，第二半导体层108-2)具有与GP1类似或相同的第二Ge原子百分比GP2，且在半导体层堆叠104的下部区处的第二半导体层108(例如，第二半导体层108-3)具有与GP1及GP2类似或相同的第三Ge原子百分比GP3。举例而言，第一Ge原子百分比GP1可在约5原子百分比(at.％)与约25at.％之间，第二Ge原子百分比GP2可在约5at.％与约25at.％之间，且第三Ge原子百分比GP3可在约5at.％与约25at.％之间。

在本揭示案中称为实施例A02的一个实施例中，在半导体层堆叠104的上部区处的第二半导体层108(例如，第二半导体层108-1)具有第一Ge原子百分比GP1，在半导体层堆叠104的中间区处的第二半导体层108(例如，第二半导体层108-2)具有与GP1类似或相同的第二Ge原子百分比GP2，且在半导体层堆叠104的下部区处的第二半导体层108(例如，第二半导体层108-3)具有大于GP1及GP2的第三Ge原子百分比GP3。举例而言，第一Ge原子百分比GP1可在约5at.％与约25at.％之间，第二Ge原子百分比GP2可在约5at.％与约25at.％之间，且第三Ge原子百分比GP3可在约15at.％与约50at.％之间，例如在约26at.％与约50at.％之间。

在本揭示案中称为实施例A03的一个实施例中，在半导体层堆叠104的上部区处的第二半导体层108(例如，第二半导体层108-1)具有第一Ge原子百分比GP1，在半导体层堆叠104的中间区处的第二半导体层108(例如，第二半导体层108-2)具有大于GP1的第二Ge原子百分比GP2，且在半导体层堆叠104的下部区处的第二半导体层108(例如，第二半导体层108-3)具有与GP2类似或相同的第三Ge原子百分比GP3。举例而言，第一Ge原子百分比GP1可在约5at.％与约25at.％之间，第二Ge原子百分比GP2可在约15at.％与约50at.％之间，例如在约26at.％与约50at.％之间，且第三Ge原子百分比GP3可在约15at.％与约50at.％之间，例如在约26at.％与约50at.％之间。

在本揭示案中称为实施例A04的一个实施例中，在半导体层堆叠104的上部区处的第二半导体层108(例如，第二半导体层108-1)具有第一Ge原子百分比GP1，在半导体层堆叠104的中间区处的第二半导体层108(例如，第二半导体层108-2)具有大于GP1的第二Ge原子百分比GP2，且在半导体层堆叠104的下部区处的第二半导体层108(例如，第二半导体层108-3)具有与GP1类似或相同的第三Ge原子百分比GP3。举例而言，第一Ge原子百分比GP1可在约5at.％与约25at.％之间，第二Ge原子百分比GP2可在约15at.％与约50at.％之间，例如在约26at.％与约50at.％之间，且第三Ge原子百分比GP3可在约5at.％与约25at.％之间。

在本揭示案中称为A05的一个实施例中，在半导体层堆叠104的上部区处的第二半导体层108(例如，第二半导体层108-1)具有第一Ge原子百分比GP1，在半导体层堆叠104的中间区处的第二半导体层108(例如，第二半导体层108-2)具有小于GP1的第二Ge原子百分比GP2，且在半导体层堆叠104的下部区处的第二半导体层108(例如，第二半导体层108-3)具有与GP2类似或相同的第三Ge原子百分比GP3。举例而言，第一Ge原子百分比GP1可在约15at.％与约50at.％之间，第二Ge原子百分比GP2可在约5at.％与约25at.％之间，例如在约5at.％与约14at.％之间，且第三Ge原子百分比GP3可在约5at.％与约25at.％之间，例如在约5at.％与约14at.％之间。

在本揭示案中称为实施例A06的一个实施例中，在半导体层堆叠104的上部区处的第二半导体层108(例如，第二半导体层108-1)具有第一Ge原子百分比GP1，在半导体层堆叠104的中间区处的第二半导体层108(例如，第二半导体层108-2)具有与GP1类似或相同的第二Ge原子百分比GP2，且在半导体层堆叠104的下部区处的第二半导体层108(例如，第二半导体层108-3)具有小于GP2的第三Ge原子百分比GP3。举例而言，第一Ge原子百分比GP1可在约15at.％与约50at.％之间，第二Ge原子百分比GP2可在约15at.％与约50at.％之间，且第三Ge原子百分比GP3可在约5at.％与约25at.％之间，例如在约5at.％与约14at.％之间。

在图2中，半导体层堆叠104形成了鳍结构112。每一鳍结构112具有上部部分以及阱部分116，其中上部部分包括半导体层106、108，阱部分116由基板101形成。使用包括光微影的多重图案化制程及蚀刻制程，对硬遮罩层(未绘示)进行图案化以形成鳍结构112，其中硬遮罩层形成在半导体层堆叠104上。蚀刻制程可包括干式蚀刻、湿式蚀刻、反应离子蚀刻(reactive ion etching，RIE)及/或其他合适的制程。光微影制程可包括在硬遮罩层上方形成光阻层(未绘示)、将光阻层暴露于图案、执行暴露后烘烤制程，并图案化光阻层以形成遮罩元件。在一些实施例中，可使用电子束(e-beam)微影制程来图案化光阻层以形成遮罩元件。蚀刻制程在未受到保护的区域蚀刻出沟槽114，沟槽114深度范围包括硬遮罩层、半导体层堆叠104并至基板101，借此留下数个延伸的鳍结构112。沟槽114沿着X方向延伸。可使用干式蚀刻(例如，RIE)、湿式蚀刻及/或其组合来蚀刻出沟槽114。

在图3中，在形成鳍结构112之后，在基板101上形成绝缘材料118。将绝缘材料118填充至相邻鳍结构112之间的沟槽114中，直至鳍结构112嵌埋于绝缘材料118中。接着，执行平坦化制程，例如化学机械抛光(chemical mechanical polishing，CMP)制程及/或回蚀制程，以露出鳍结构112的顶部。绝缘材料118可由氧化硅、氮化硅、氮氧化硅(siliconoxynitride，SiON)、SiOCN、SiCN、掺氟硅酸盐玻璃(fluorine-doped silicate glass，FSG)、低K介电材料或任何合适的介电材料制成。绝缘材料118可通过任何合适的方法形成，例如低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)、电浆增强CVD(plasma enhanced CVD，PECVD)或流动式CVD(flowable CVD，FCVD)。

在图4中，使绝缘材料118呈现凹入以形成隔离区120。凹入的绝缘材料118露出部分的鳍结构112，例如半导体层堆叠104。凹入的绝缘材料118露出相邻鳍结构112之间的沟槽114。可使用例如干式蚀刻制程、湿式蚀刻制程或其组合的适当制程来形成隔离区120。第二半导体层108与由基板101形成的阱部分116之间具有接触表面，而绝缘材料118的顶表面与此接触表面等高或低于此接触表面。

在图5中，在半导体装置结构100上方形成一或多个牺牲栅极结构130(仅绘示一个)。牺牲栅极结构130形成在鳍结构112的一部分上方。每一牺牲栅极结构130可包括牺牲栅极介电层132、牺牲栅极电极层134及遮罩层136。可通过依次沉积牺牲栅极介电层132、牺牲栅极电极层134及遮罩层136的毯覆层，接着将前述的毯覆层图案化成牺牲栅极结构130来形成牺牲栅极介电层132、牺牲栅极电极层134及遮罩层136。接着在牺牲栅极结构130的侧壁上形成栅极间隔物138。举例而言，可通过保形地沉积一或多层的栅极间隔物138材料的且各向异性地蚀刻一或多层的栅极间隔物138材料。尽管绘示一个牺牲栅极结构130，但在一些实施例中，可沿着X方向配置两个或更多个牺牲栅极结构130。

牺牲栅极介电层132可包括一或多层介电材料，例如氧化硅系的材料。牺牲栅极电极层134可包括例如多晶硅或非晶硅的硅。遮罩层136可包括多于一层，例如氧化物层及氮化物层。栅极间隔物138可由介电材料制成，例如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN及/或其组合。

牺牲栅极结构130的牺牲栅极电极层134覆盖住的部分鳍结构112可作为半导体装置结构100的通道区。牺牲栅极结构130的相对侧暴露出的部分鳍结构112可定义半导体装置结构100的源极/漏极(source/drain,S/D)区。在一些情况下，晶体管之间可能会共用一些S/D区。举例而言，各个S/D区可连接在一起，且作用成多个功能晶体管。应理解，由于形成在此区域内的磊晶特征基本上相同，因此源极区与漏极区可互换地使用。

在图6中，通过移除未受牺牲栅极结构130覆盖的鳍结构112，使得在S/D区(例如，在牺牲栅极结构130的相对侧上的区)中的鳍结构112形成向下凹入，并且凹入至低于隔离区120(或绝缘材料118)的顶表面。凹入的鳍结构112可通过同向性或异向性刻蚀制程来完成，或者进一步地，通过对于基板101的一或多个结晶表面的选择性蚀刻制程来完成。蚀刻制程可为干式蚀刻，例如RIE、中性束蚀刻(neutral beam etching,NBE)等，或为湿式蚀刻，例如使用四甲基氢氧化铵(tetramethyalammonium hydroxide，TMAH)、氢氧化铵(ammoniumhydroxide，NH₄OH)，或任何合适的蚀刻剂。鳍结构112向下凹入的部分形成了沟槽119在S/D区中。

图7A、图7B及图7C分别为半导体装置结构100沿图6的线A-A、线B-B及线C-C的截面侧视图。

根据一些实施例，图8A、图8B及图8C分别为制造半导体装置结构100的其中一个阶段沿图6的线A-A、线B-B及线C-C的截面侧视图。如图8A所示，沿X方向水平地移除半导体层堆叠104的每一第二半导体层108的边缘部分。第二半导体层108的边缘部分的移除形成腔体。在一些实施例中，通过选择性湿式蚀刻制程移除第二半导体层108的部分。在第二半导体层108由SiGe制成且第一半导体层106由硅制成的情况下，可使用湿式蚀刻剂，例如但不限于氢氧化铵(ammonium hydroxide，NH₄OH)、四甲基氢氧化铵(tetramethylammoniumhydroxide，TMAH)、乙二胺邻苯二酚(ethylenediamine pyrocatechol，EDP)或氢氧化钾(potassium hydroxide，KOH)溶液)来选择性地蚀刻第二半导体层108。

在移除每一第二半导体层108的边缘部分之后，在腔体中沉积介电层(或称作内部间隔物)以形成介电间隔物144。介电间隔物144可由低K介电材料(例如，SiON、SiCN、SiOC、SiOCN或SiN)制成。介电间隔物144的形成可通过先使用保型沉积制程，例如ALD，形成保型介电层，接着再进行非等相性蚀刻以移除介电间隔物144之外的保型介电层。在非等相性蚀刻制程期间，第一半导体层106保护介电间隔物144。介电间隔物144沿着X方向覆盖住剩下的第二半导体层108的两侧。

根据一些实施例，图9A、图9B及图9C分别为制造半导体装置结构100的其中一个阶段沿图6的线A-A、线B-B及线C-C的截面侧视图。如图9A及图9C所示，在S/D区中形成磊晶S/D特征146。对于n型通道场效晶体管，磊晶S/D特征146可由一或多层Si、SiP、SiC及SiCP制成。对于p通道场效晶体管，磊晶S/D特征146可由一或多层或Si、SiGe、或Ge制成。对于p通道场效晶体管，磊晶S/D特征146中亦可包括p型掺杂剂，例如硼(B)。磊晶S/D特征146可使用CVD、ALD或MBE的磊晶生长方法而形成。

在图9A所示的一个实例中，一对磊晶S/D特征146中的其中一个设置在牺牲栅极结构130的一侧，并指定为源极特征/端，而一对磊晶S/D特征146中的另一个设置在牺牲栅极结构130的另一侧上并指定为漏极特征/端。源极特征/端与漏极特征/端通过通道层(例如，第一半导体层106)连接。磊晶S/D特征146接触位在牺牲栅极结构130下方的第一半导体层106。在一些情况下，磊晶S/D特征146的生长高度可超出最顶部的半导体通道(即位在牺牲栅极结构130下方的第一半导体层106)，并接触栅极间隔物138。位在牺牲栅极结构130下方的第二半导体层108因介电间隔物144而与磊晶S/D特征146隔开。

磊晶S/D特征146可垂直及水平生长以形成晶面(facet)，这些晶面可对应于用于基板101的材料的结晶面。在一些情况下，鳍结构的磊晶S/D特征146可生长并合并相邻于鳍结构的磊晶S/D特征146，如图9C中所示的一个实例。

根据一些实施例，图10A、图10B及图10C分别为制造半导体装置结构100的其中一个阶段沿图6的线A-A、线B-B及线C-C的截面侧视图。在图10A、图10B及图10C中，在半导体装置结构100的暴露表面上保型地形成接触蚀刻终止层(contact etch stop layer，CESL)162。CESL 162覆盖牺牲栅极结构130的侧壁、绝缘材料118、磊晶S/D特征146，及半导体层堆叠104的暴露表面。CESL 162可包括含氧材料或含氮材料，例如氮化硅、氮化碳硅、氮氧化硅、氮化碳、氧化硅、碳氧化硅、其他合适的材料、或上述的组合，并可通过CVD、PECVD、ALD或任何合适的沉积技术形成。接着，在半导体装置结构100上方的CESL 162上形成第一层间介电(first interlayer dielectric，ILD)层164。第一ILD层164的材料可包括包含Si、O、C及/或H的化合物，例如氧化硅、TEOS氧化物、SiCOH及SiOC。有机材料，例如聚合物，亦可用于第一ILD层164。可通过PECVD制程或其他合适的沉积技术来沉积第一ILD层164。在一些实施例中，在形成第一ILD层164之后，可对半导体装置结构100进行热处理以对第一ILD层164进行退火。

根据一些实施例，图11A、图11B及图11C分别为制造半导体装置结构100的其中一个阶段沿图6的线A-A、线B-B及线C-C的截面侧视图。如图11A所示，在形成第一ILD层164之后，对半导体装置结构100执行的平坦化操作，例如CMP，以暴露出牺牲栅极电极层134。

根据一些实施例，图12A、图12B及图12C分别为制造半导体装置结构100的其中一个阶段沿图6的线A-A、线B-B及线C-C的截面侧视图。如图12A及图12B所示，移除牺牲栅极结构130。在移除牺牲栅极结构130期间，第一ILD层164保护磊晶S/D特征146。可使用电浆干式蚀刻及/或湿式蚀刻来移除牺牲栅极结构130。举例而言，在牺牲栅极电极层134为多晶硅且第一ILD层164为氧化硅的情况下，可使用例如四甲基氢氧化铵(tetramethylammoniumhydroxide，TMAH)溶液的湿式蚀刻剂来选择性地移除牺牲栅极电极层134而不移除第一ILD层164、CESL 162及栅极间隔物138的介电材料。此后，使用电浆干式蚀刻及/或湿式蚀刻移除牺牲栅极介电层132。牺牲栅极结构130(即，牺牲栅极电极层134及牺牲栅极介电层132)经移除后，原本牺牲栅极电极层134及牺牲栅极介电层132所在区域进而形成沟槽166。沟槽166暴露出半导体层堆叠104的顶部及侧面(例如，第一半导体层106及第二半导体层108)。

根据一些实施例，图13A、图13B及图13C分别为制造半导体装置结构100的其中一个阶段沿图6的线A-A、线B-B及线C-C的截面侧视图。如图13B所示，视情况对半导体层堆叠104(例如，第一半导体层106及第二半导体层108)进行离子布植制程，以改变半导体层堆叠104的材料特性。尤其是，控制离子布植制程(例如，通过调整布植能量及/或布植角度)，使得大部分掺杂剂布植至第二半导体层108中。布植在第二半导体层108的掺杂剂可作为屏障(或能量屏障)，在稍后制程中此屏障可减缓第二半导体层108与蚀刻剂之间的化学反应。提升布植剂量可提升布植区域中的掺杂浓度，从而增大能量屏障。借此，减缓布植区域(例如，第二半导体层108)中与蚀刻剂之间的化学反应(例如，蚀刻反应)。下文将进行更详细的描述，一或多个第二半导体层108横向地凹入以提供额外的导电区域有助于有效地控制半导体装置结构的纳米片通道。随着第二半导体层108中Ge百分比的变化(例如，先前述的实施例A01-A06)，第二半导体层108中布植的掺杂物可控制第二半导体层108的横向凹入，借此形成第二半导体层108的不同凹入轮廓，如图14B、图15A至图15E、图16A至图16F、图19A至图19C及图20A至图20C所示。

例示性掺杂剂可包括但不限于硼(B)、磷(P)、锗(Ge)、砷(As)、硒(Se)、溴(Br)、氪(Kr)、硅(Si)、硫(S)、氯(Cl)、氩(Ar)或镓(Ga)等或其任何组合。在可与本揭示案中论述的任何实施例组合的一些实施例中，进行离子布植制程时偏好使用约1keV与约30keV之间的布植动能及约1×10¹³cm^-2与约1×10¹⁵cm^-2之间的布植剂量。然而，可了解的是，第二半导体层108(例如，第二半导体层108-1、108-2、108-3)的特定的深度分布中，掺杂浓度与布植剂量有关。因为掺杂是通过离子布植进行的，所以掺杂浓度随着距离暴露表面(例如，第一半导体层106最上层是暴露表面107)的深度而变化，并且以近似高斯分布，掺杂浓度自第一半导体层106的顶部的暴露表面开始，在布植分布的投影范围内达到最大掺杂浓度(例如，第二半导体层108-1、108-2)，接着掺杂浓度随着深入半导体层堆叠104而持续减少。

离子布植制程可为垂直布植制程(即，离子束105基本上垂直于待布植的暴露表面107，其中暴露表面107位于第一半导体层106最上层)或倾斜布植制程(即，离子束相对于待布植的表面成一定角度)。倾斜角可约0度与约30度之间。通过遮罩(未绘示)及选定角度的倾斜离子布植制程，将离子束引导至指定区，例如第二半导体层108-1、108-2、108-3。在任何情况下，第二半导体层108中的掺杂浓度可为约1×10¹⁷/cm³及约1×10²⁰/cm³。

在可与本揭示案中论述的任何实施例组合的一些实施例中，控制离子布植制程，以使得半导体层堆叠104的上部区(例如，第一半导体层106及第二半导体层108-1)的掺杂浓度大于半导体层堆叠104的中间区(例如，第二半导体层108-2，以及在第二半导体层108-1与第二半导体层108-2之间的第一半导体层106)的掺杂浓度及/或半导体层堆叠104的下部区(例如，第二半导体层108-3，以及在第二半导体层108-2与第二半导体层108-3之间的第一半导体层106)的掺杂浓度。利用此离子布植方法，第二半导体层108-2及108-3的速率蚀刻可快于第二半导体层108-1的速率蚀刻。

在可与本揭示案中论述的任何实施例组合的一些实施例中，控制离子布植制程，以使得半导体层堆叠104的中间区(例如，第二半导体层108-2，以及在第二半导体层108-1与第二半导体层108-2之间的第一半导体层106)处的掺杂浓度大于半导体层堆叠104的上部区(例如，第一半导体层106及第二半导体层108-1)及/或半导体层堆叠104的下部区(例如，第二半导体层108-3，以及在第二半导体层108-2与第二半导体层108-3之间的第一半导体层106)的掺杂浓度。利用此离子布植方法，第二半导体层108-1及108-3的速率蚀刻可快于第二半导体层108-2的速率蚀刻。

在可与本揭示案中论述的任何实施例组合的一些实施例中，控制离子布植制程，使得位在半导体层堆叠104的上部区的第二半导体层108(例如，第二半导体层108-1)具有第一掺杂浓度，位在半导体层堆叠104的中间区的第二半导体层108(例如，第二半导体层108-2)具有第二掺杂浓度，其中第二掺杂浓度近似或相同于第一掺杂浓度。位在半导体层堆叠104的下部区的第二半导体层108(例如，第二半导体层108-3)可具有第三掺杂浓度，其中第三掺杂浓度小于第一掺杂浓度及第二掺杂浓度。利用此离子布植方法，第二半导体层108-3的速率蚀刻可快于第二半导体层108-1及108-2的速率蚀刻。

在一个例示性态样中，位在半导体层堆叠104的上部区的第二半导体层108(例如，第二半导体层108-1)具有第一掺杂浓度，位在半导体层堆叠104的中间区的第二半导体层108(例如，第二半导体层108-2)具有第二掺杂浓度，其中第二掺杂浓度近似或相同于第一掺杂浓度。位在半导体层堆叠104的下部区的第二半导体层108(例如，第二半导体层108-3)可具有第三掺杂浓度，其中第三掺杂浓度大于第一掺杂浓度及第二掺杂浓度。利用此离子布植方法，第二半导体层108-1及108-2的速率蚀刻可快于第二半导体层108-3的速率蚀刻。

在各种实施例中，可在离子布植制程之后执行加热退火制程，例如快速加热退火(rapid thermal annealing，RTA)制成，以活化布植的掺杂原子。可执行约20秒至约60秒的热退火制程，且将半导体装置结构100加热至约850℃至约1150℃的目标温度。

根据一些实施例，图14A、图14B及图14C分别为制造半导体装置结构100的其中一个阶段沿图6的线A-A、线B-B及线C-C的截面侧视图。如图14B所示，沿Y方向移除第二半导体层108中暴露的部分。可通过任何合适的移除制程来移除第二半导体层108中暴露的部分。当图1的第二半导体层108是依据实施例A01而形成的情况下(即，每一第二半导体层108-1、108-2、108-3具有类似或相同的Ge原子百分比)，移除制程在第一半导体层106之间形成凹入的第二半导体层108a、108b、108c以及介电间隔物144，并且因为第二半导体层108-1、108-2、108-3具有类似或相同的Ge原子百分比，所以每一凹入的第二半导体层108a、108b、108c具有类似的宽度及高度。在此情况下，每一凹入的第二半导体层108a、108b、108c的高度大于每一凹入的第二半导体层108a、108b、108c的宽度。因此，第一半导体层106及凹入的第二半导体层108a、108b、108c形成了T形的堆叠纳米片装置。意即，至少一对的第一半导体层106和接触第一半导体层106的第二半导体层108(例如，第二半导体层108a)在Z-Y平面中呈现出T形轮廓。

图14D绘示了图14B中第一半导体层106及第二半导体层108的局部放大图。图14D中可看出，第一半导体层106的宽度W1，和接触第一半导体层106的第二半导体层108a的宽度W2，其中因宽度W2小于宽度“W1”，因此形成了T形轮廓。第二半导体层108a的高度H1大于宽度W2。根据不同的应用，宽度W1可为约40nm至约60nm之间，高度H1可约5nm至约15nm之间，且宽度W2可为约1nm至约10nm之间，例如约3nm至约6nm之间。高度H1与宽度W2的比率可为约1.5:1或更大，例如约5:1或更大，例如约15:1或更大。

由于移除部分的第二半导体层108，使得原本被覆盖住的第一半导体层106暴露出部分表面(在下文中为暴露表面106a、106b)，因此凹入的第二半导体层108a、108b、108c的暴露表面及第一半导体层106的暴露表面可视为通道层，其中在后续的栅极置换制程中栅极介电层及栅极电极层将覆盖住通道层(图17B)，因此凹入的第二半导体层108a、108b、108c的暴露表面及第一半导体层106的暴露表面作为电流传导区。在现有环绕栅极纳米线晶体管中，栅极介电层及栅极电极层完全围绕暴露的纳米片通道(相当于图14B中的第一半导体层106)，并且暴露的纳米片通道之间没有半导体层(相当于图14B中的第二半导体层108)。相较于现有环绕栅极纳米线晶体管，本揭示案中凹入的第二半导体层108a、108b、108c及第一半导体层106的暴露表面(例如，暴露表面106a、106b)可提供额外的导电区域有助于有效地控制半导体装置结构的纳米线晶体管中的驱动电流。因此，若高度H1比宽度W2的比率小于1.5:1，则暴露表面106a、106的缩小可能造成有效电流传导区缩小(意谓具有较大宽度的凹入的第二半导体层108a覆盖住暴露表面106a、106b)。当高度H1比宽度W2的比率增大时，有效电流传导区相应地增大。若高度H1与宽度W2的比率大于15:1，则制造成本增大而无显著优势。在纳米线晶体管中，依据不同的应用，可通过增大高度H1来提供有效的电流传导区。若需要，任何一或多个凹入的第二半导体层108a、108b、108c的高度可不同于其余的凹入第二半导体层108a、108b、108c的高度。

可使用选择性湿式蚀刻制程移除部分的第二半导体层108。在第二半导体层108由SiGe或Ge制成且第一半导体层106由Si制成的情况下，选择性湿式蚀刻制程中使用的化学物质可移除SiGe，且大致上不会影响到Si，即栅极间隔物138及介电间隔物144的介电材料。在一实施例中，移除第二半导体层108的蚀刻制程中可使用湿式蚀刻剂、干式蚀刻剂、或任何合适的各向同性蚀刻剂。湿式蚀刻剂例如，但不限于此，氢氟酸(hydrofluoric，HF)、硝酸(HNO₃)、盐酸(HCl)、磷酸(H₃PO₄)。干式蚀刻剂例如氟系(例如，F₂)或氯系气体(例如，Cl₂)。

在一些实施例中，为了确保第二半导体层108a、108b、108c形成均匀的宽度，选择性湿式蚀刻制程可为两阶段蚀刻制程以平缓地蚀刻第二半导体层108。举例而言，在第一蚀刻制程中形成具有宽度W3(图14D中的虚线)的第二半导体层108，随后在第二蚀刻制程中进一步将宽度自W3缩小至W2。宽度W3可在约10nm与约20nm之间，而宽度W2可在约1nm与约10nm之间。第一蚀刻制程可能执行了第一段时间T1，而第二蚀刻制程可能执行了第二段时间T2，其中第二段时间T2比第一段时间T1短。第一蚀刻制程与第二蚀刻制程可使用相同或不同的蚀刻剂。

虽然图中绘示的凹入的第二半导体层108a、108b、108c具有相同宽度，但可预料的是，一或多个凹入的第二半导体层108a、108b、108c的宽度可通过蚀刻而形成不同于其余凹入的第二半导体层的宽度，如图19B及图20B所示的实施例。可通过调控第二半导体层108的Ge原子百分比、布植掺杂剂至第二半导体层108中、或上述两者的组合来达成因蚀刻而形成不同宽度。

图15A至图15E为半导体装置结构100沿图6的线B-B的截面侧视图，绘示了经过移除制程之后的第二半导体层108的各种实施例，例如经过选择性湿式蚀刻制程形成如图14B的凹入的第二半导体层108a、108b、108c。图15A至图15E的实施例与图14B所示的实施例基本上相同，除了第二半导体层108因根据前述的实施例A02-A06而具有不同的Ge浓度。

图15A绘示的第二半导体层108的实施例是根据图1的实施例A02(即，第二半导体层108-1、108-2具有类似或相同的Ge原子百分比，且第二半导体层108-3具有的Ge原子百分比大于第二半导体层108-1、108-2的Ge原子百分比)。由于具有较高Ge原子百分比的第二半导体层108的蚀刻速率快于具有较低Ge原子百分比的第二半导体层108的蚀刻速率，因此在完全移除掉第二半导体层108-1、108-2之前，便可先完全移除掉第二半导体层108-3。因此，移除制程之后可在第一半导体层106之间产生凹入的第二半导体层108a、108b以及介电间隔物144。移除制程可完全蚀刻掉位在第一半导体层106(例如，第一半导体层106c)和阱部分116之间的第二半导体层108-3。亦可使用先前讨论的离子布植制程进行调控，使第二半导体层108-3的蚀刻速率快于第二半导体层108-1、108-2的蚀刻速率。

同样地，由于第二半导体层108a、108b具有相同的Ge原子百分比，所以第二半导体层108a、108b具有相似的宽度和高度，并且每一凹入的第二半导体层108a、108b的高度大于每一凹入的第二半导体层108a、108b的宽度。在移除制程之后，至少一对的第一半导体层106(例如，第一半导体层106a)和接触第一半导体层106a的第二半导体层108(例如，第二半导体层108a)在Z-Y平面中呈现出T形轮廓。

图15B绘示的第二半导体层108的实施例是根据图1的实施例A03(即，第二半导体层108-2、108-3具有类似或相同的Ge原子百分比，且第二半导体层108-1具有的Ge原子百分比小于第二半导体层108-2、108-3的Ge原子百分比)。由于第二半导体层108-2及108-3的Ge原子百分比较高，因此移除第二半导体层108-2、108-3比移除第二半导体层108-1快。因此，移除制程之后可在第一半导体层106之间产生凹入的第二半导体层108a以及介电间隔物144，并且移除制程可完全蚀刻掉第二半导体层108-2及108-3。亦可使用先前讨论的离子布植制程进行调控，使第二半导体层108-2、108-3的蚀刻速率快于第二半导体层108-1的蚀刻速率。

同样地，凹入的第二半导体层108a的高度大于凹入的第二半导体层108a的宽度。在移除制程之后，至少一对的第一半导体层106(例如，第一半导体层106a)和接触第一半导体层106a的第二半导体层108a在Z-Y平面中呈现出T形轮廓。

图15C绘示的第二半导体层108的实施例是根据图1的实施例A04(即，第二半导体层108-1、108-3具有类似或相同的Ge原子百分比，且第二半导体层108-2具有的Ge原子百分比大于第二半导体层108-1、108-3的Ge原子百分比)。由于第二半导体层108-1及108-3的Ge原子百分比更高，因此移除第二半导体层108-1、108-3比移除第二半导体层108-2快。因此，移除制程之后可在第一半导体层106之间产生凹入的第二半导体层108b以及介电间隔物144，并且移除制程可完全蚀刻掉第二半导体层108-1及108-3。亦可使用先前讨论的离子布植制程进行调控，使108-1及108-3的蚀刻速率快于第二半导体层108-2的蚀刻速率。

同样地，凹入的第二半导体层108b的高度大于凹入的第二半导体层108b的宽度。在移除制程之后，至少一对的第一半导体层106(例如，第一半导体层106b)和接触第一半导体层106b的第二半导体层108b在Z-Y平面中呈现出T形轮廓。

图15D绘示的第二半导体层108的实施例是根据图1的实施例A05(即，第二半导体层108-2、108-3具有类似或相同的Ge原子百分比，且第二半导体层108-1具有的Ge原子百分比大于第二半导体层108-2、108-3的Ge原子百分比)。由于第二半导体层108-1的Ge原子百分比较高，因此移除第二半导体层108-1比移除第二半导体层108-2、108-3快。因此，移除制程之后可在第一半导体层106(例如，第一半导体层106b)与阱部分116之间产生凹入的第二半导体层108b、108c以及介电间隔物144，并且移除制程可完全蚀刻掉第二半导体层108-1。亦可使用先前讨论的离子布植制程进行调控，使第二半导体层108-1的蚀刻速率快于第二半导体层108-2、108-3的蚀刻速率。

同样地，凹入的第二半导体层108b、108c的高度大于凹入的第二半导体层108b、108c的宽度。在移除制程之后，至少一对的第一半导体层106(例如，第一半导体层106c)和接触第一半导体层106c的第二半导体层108(例如，第二半导体层108b或108c)在Z-Y平面中呈现出T形轮廓。

图15E绘示的第二半导体层108的实施例是根据图1的实施例A06(即，第二半导体层108-1、108-2具有类似或相同的Ge原子百分比，且第二半导体层108-1、108-2具有的Ge原子百分比大于第二半导体层108-3的Ge原子百分比)。由于第二半导体层108-1、108-2的Ge原子百分比较高，因此移除第二半导体层108-1、108-2比移除第二半导体层108-3快。因此，移除制程之后可在第一半导体层106之间产生凹入的第二半导体层108c以及介电间隔物144，并且移除制程可完全蚀刻掉第二半导体层108-1及108-2。亦可使用先前讨论的离子布植制程进行调控，使第二半导体层108-1及108-2的蚀刻速率比第二半导体层108-3的蚀刻速率快。

同样地，凹入的第二半导体层108c的高度大于凹入的第二半导体层108c的宽度。在移除制程之后，至少一对的第一半导体层106(例如，第一半导体层106c)和接触第一半导体层106c的第二半导体层108c在Z-Y平面中呈现出T形轮廓。

图16A至图16F为半导体装置结构100沿图6的线B-B的截面侧视图，绘示了经过移除制程之后的第二半导体层108的各种实施例。就材料而言，图16A至图16F的实施例与图14B及图15A至图15E所示的实施例基本上相同，除了使用非等向性蚀刻制程来蚀刻第二半导体层108，而非使用图14B及图15A至图15E中使用的等同性蚀刻制程。特别是，图16A至图16F的实施例中的第二半导体层108经蚀刻后在凹入的第二半导体层的相对端形成楔形的形状或部分。根据第二半导体层108所暴露出的晶面，在不同的晶面上产生的化学反应速率上可能会不同。举例而言，碱性水溶液蚀刻剂，例如氢氧化钾，可用于蚀刻第二半导体层108的晶体，使得在{100}晶面上的反应速率比在{111}晶面上更快。由于方向相依蚀刻，在凹入的第二半导体层的相对端形成楔形的形状或部分。在各种实施例中，移除第二半导体层108可使用湿式蚀刻剂，例如但不限于，氢氧化铵(ammonium hydroxide，NH₄OH)、四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)、乙二胺邻苯二酚(ethylenediaminepyrocatechol，EDP)、氢氧化钾(potassium hydroxide，KOH)溶液或氢氧化钠(sodiumhydroxide，NaOH))。

图16A绘示的第二半导体层108的实施例是根据图1的实施例A01。类似于图14B所示的实施例，移除制程之后可在第一半导体层106之间产生凹入的第二半导体层108e、108f、108g以及介电间隔物144。移除制程可得到凹入的第二半导体层及在第一半导体层106之间的介电间隔物144(图14A)，且因为第二半导体层108-1、108-2、108-3(图13B)具有类似或相同的Ge原子百分比，所以每一凹入的第二半导体层108e、108f、108g具有类似的宽度及高度。因此，至少一对的第一半导体层106(例如，第一半导体层106a)和接触第一半导体层106a的第二半导体层108(例如，第二半导体层108e)在Z-Y平面中呈现出T形轮廓，其中在凹入的第二半导体层108e的两个相对端上形成有楔形的形状或部分。

图16G绘示了图16A中第一半导体层106及第二半导体层108的局部放大图。如同从图16G中可看出，凹入的第二半导体层108(例如，第二半导体层108e)具有与第一部分108e-1、第二部分108e-2和第三部分108e-3，其中第一部分108e-1接触第一半导体层106(例如，第一半导体层106a)、第二部分108e-2与第一部分108e-1相对且接触第一半导体层106(例如，第一半导体层106b)及第三部分108e-3连接第一部分108e-1至第二部分108e-2。第三部分108e-3具有宽度W4，第一部分108e-1及第二部分108e-2各自具有宽度W5，其中自宽度W4逐渐增大至宽度W5的程度。宽度W5小于第一半导体层106(例如，第一半导体层106a)的宽度W6。凹入的第二半导体层108e亦具有高度H2，其中高度H2大于宽度W4或W5。在一些实施例中，宽度W2可在约1nm至约10nm之间，例如约3nm至约6nm之间。高度H2与宽度W5的比率可为约1.5:1或更大，例如约2:1或更大，例如约3:1至约6:1。图16B至图16F所示的凹入的第二半导体层和图20A至图20C所示的实施例使用上述比率及宽度。

图16B绘示的第二半导体层108的实施例是根据图1的实施例A02。类似于图15A所示的实施例，移除制程之后可在第一半导体层106之间产生凹入的第二半导体层108e、108f及介电间隔物144(图14A)，且移除制程可完全蚀刻掉位在第一半导体层106(例如，第一半导体层106c)和阱部分116之间的第二半导体层108-3。由于移除制程，在第一半导体层106(例如，第一半导体层106c)与阱部分116之间的第二半导体层108-3(图13B)被完全蚀刻掉。在移除制程之后，至少一对的第一半导体层106(例如，第一半导体层106a)和接触第一半导体层106a的第二半导体层108(例如，第二半导体层108e)在Z-Y平面中呈现出T形轮廓。

图16C绘示的第二半导体层108的实施例是根据图1的实施例A03。类似于图15B所示的实施例，移除制程之后可在第一半导体层106之间(例如，第一半导体层106a及106b)产生第二半导体层108e和介电间隔物144(图14A)，且移除制程可完全蚀刻掉第二半导体层108-2及108-3(图13B)。在移除制程之后，至少一对的第一半导体层106(例如，第一半导体层106a)和接触第一半导体层106a的第二半导体层108e在Z-Y平面中呈现出T形轮廓。

图16D绘示的第二半导体层108的实施例是根据图1的实施例A04。类似于图15C中所示的实施例，移除制程之后可在第一半导体层106之间(例如，第一半导体层106b及106c)产生凹入的第二半导体层108f和介电间隔物144(图14A)，移除制程可完全蚀刻掉第二半导体层108-1及108-3(图13B)。在移除制程之后，至少一对的第一半导体层106(例如，第一半导体层106b)和接触第一半导体层106b接触的第二半导体层108f在Z-Y平面中呈现出T形轮廓。

图16E绘示的第二半导体层108的实施例是根据图1的实施例A05。类似于图15D所示的实施例，移除制程之后可在第一半导体层106(例如，第一半导体层106b)与阱部分116之间产生凹入的第二半导体层108f、108g和介电间隔物144(图14A)，并且移除制程可完全蚀刻掉第二半导体层108-1(图13B)。在移除制程之后，至少一对的第一半导体层106(例如，第一半导体层106c)和接触第一半导体层106c的第二半导体层108(例如，第二半导体层108f或108g)在Z-Y平面中呈现出T形轮廓。

图16F绘示的第二半导体层108的实施例是根据图1的实施例A06。类似于图15E中所示的实施例，移除制程之后可在第一半导体层106(例如，第一半导体层106c)与阱部分116之间产生凹入的第二半导体层108g和介电间隔物144，并且移除制程可完全蚀刻掉第二半导体层108-1及108-2(图13B)。在移除制程之后，至少一对的第一半导体层106(例如，第一半导体层106c)及与第一半导体层106c接触的第二半导体层108g在Z-Y平面中呈现出T形轮廓。

可预期的是，本揭示案的各种实施例中，例如图16A至图16F、图19A至图19C及图20A至图20C，可使用先前讨论的离子布植制程来调控第二半导体层的蚀刻速率。

在形成纳米片通道(即，暴露的第一半导体层106及凹入的第二半导体层108a、108b、108c)之后，在第一半导体层106及凹入的第二半导体层108a、108b、108c上形成栅极介电层170，且在栅极介电层170上形成栅极电极层172，如图17A及图17B所示。图17B是根据图14B的实施例。栅极介电层170及栅极电极层172可统称为栅极结构174。在一些实施例中，栅极介电层170包括一或多层介电材料，例如氧化硅、氮化硅或高K介电材料、其他合适的介电材料、及/或上述的组合。高K介电材料的实例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO₂-Al₂O₃)合金、其他合适的高K介电材料、及/或上述的组合。栅极介电层170可通过CVD、ALD或任何合适的沉积技术形成。在一个实施例中，使用保型沉积制程，例如ALD，形成栅极介电层170，以确保在第一半导体层106及凹入的第二半导体层108a、108b、108c上形成具有均匀厚度的栅极介电层。

栅极电极层172可包括一或多层导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSi、TaSiN、金属合金、其他合适的材料、及/或上述的任何组合。栅极电极层172可通过CVD、ALD、电镀或其他合适的沉积技术来形成。栅极电极层172亦可沉积在第一ILD层164的上表面上。接着，移除形成在第一ILD层164上的栅极介电层170及栅极电极层172，例如使用CMP制程，以暴露出第一ILD层164的上表面。

图17D绘示了图17B中第一半导体层106及第二半导体层108的局部放大图。如同从图17D中可看出，栅极介电层170保型地形成在第一半导体层106及凹入的第二半导体层108a、108b、108c的暴露表面上，且栅极电极层172形成在栅极半导体层106上且包绕栅极介电层170。栅极介电层170可具有约1nm至约2nm的厚度T1。第一半导体层106之间的间距D1可在约5nm至约15nm之间。间距D1从第一半导体层106a的底表面160a-1测量至第一半导体层106b的顶表面106b-1。若厚度T1小于1nm，则栅极介电层170可能产生介电层崩溃而导致漏电。另一方面，若栅极介电层170的厚度T1大于2nm，则位在第一半导体层106a的底表面160a-1上的栅极介电层170与位在第一半导体层106b的顶表面106b-1上的栅极介电层170可能会融合，导致栅极电极层172无法环绕凹入的第二半导体层108a、108b、108c。应理解的是，本揭示案的各种实施例，例如图19A至图19C及图20A至图20C所示的实施例，适用在此讨论的间距D1及厚度T1。

根据一些实施例，图18A、图18B及图18C分别为制造半导体装置结构100的其中一个阶段沿图6的线A-A、线B-B及线C-C的截面侧视图。在图18A及图18C中，S/D触点176形成在第一ILD层164中。在形成S/D触点176之前，接触开口先形成在第一ILD层164中以暴露磊晶S/D特征146。通过合适的光微影及蚀刻制程使形成的接触开口可以穿透各个层，包括第一ILD层164及CESL 162，以暴露磊晶S/D特征146。在一些实施例中，磊晶S/D特征146的上部部分被蚀刻。

在形成接触开口之后，形成硅化物层178在磊晶S/D特征146上。硅化物层178将磊晶S/D特征146导电耦接至随后形成的S/D触点176。硅化物层178的形成包括在磊晶S/D特征146上方沉积金属层并进行快速加热退火制程。在快速退火制程期间，位在磊晶S/D特征146上的金属层的一部分与磊晶S/D特征146中的硅产生反应而形成硅化物层178。接着移除金属层中未参与反应的部分。对于n通道场效晶体管，硅化物层178可包括TiSi、CrSi、TaSi、MoSi、ZrSi、HfSi、ScSi、Ysi、HoSi、TbSI、GdSi、LuSi、DySi、ErSi、YbSi或上述的组合。对于p通道场效晶体管，硅化物层178可包括NiSi、CoSi、MnSi、Wsi、FeSi、RhSi、PdSi、RuSi、PtSi、IrSi、OsSi或上述的组合。在一些实施例中，硅化物层178由金属或金属合金硅化物制成，且金属包括贵金属、难熔金属、稀土金属、上述金属的合金，或上述的组合。接着，在接触开口中形成导电材料并形成S/D触点176。导电材料可包括Ru、Mo、Co、Ni、W、Ti、Ta、Cu、Al、TiN及TaN或上述的组合。虽然未绘示，但在形成S/D触点176之前，可在接触开口的侧壁上形成障壁层(例如，TiN、TaN等)。接着，进行平坦化制程，例如CMP，以移除过量的沉积材料并暴露出栅极电极层172的顶表面。

应理解的是，半导体装置结构100可进一步进行互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)及/或后段(back-end-of-line，BEOL)制程以形成各种特征，例如晶体管、触点/通孔、内连接金属层、介电层、钝化层等。半导体装置结构100亦包括背侧触点(未绘示)形成在基板101的背侧上，以使磊晶S/D特征146的源极或漏极经由背侧触点连接至背侧电源轨(例如，正电压VDD或负电压VSS)。

根据一些实施例，图19A至图19C为制造半导体装置结构100的其中一个阶段沿图6的线B-B的截面侧视图。特别是，在栅极介电层170及栅极电极层172形成在第一半导体层106及凹入的第二半导体层所暴露表面上之后的其中一个阶段。图19A所示的实施例是根据图15A的实施例。图19C所示的实施例是根据图15E的实施例。图20A所示的实施例是根据图16B的实施例。图20C所示的实施例是根据图16F的实施例。

图19B所示的实施例是根据图14B的实施例，不同之处在于，凹入的第二半导体层108c经蚀刻后的宽度小于其余凹入的第二半导体层(例如，第二半导体层108a或108b)的宽度。图20B所示的实施例是根据图16A的实施例，不同之处在于，凹入的第二半导体层108c经蚀刻后的宽度小于其余凹入的第二半导体层(例如，第二半导体层108e或108f)的宽度。

图19D绘示了第一半导体层106及凹入的第二半导体层108(例如，图19A的凹入的第二半导体层108a、108b或图19B的凹入的第二半导体层108b、108c)的局部放大图。如同自图19D中可看出，凹入的第二半导体层108a/108b的宽度W7大于凹入的第二半导体层108b/108c的宽度W8。宽度W7比宽度W8的比率可在约1:1至约8:1之间。本揭示案的各种实施例，例如图15B至图15E所示的实施例，亦适用前述的比率。

图20D绘示了第一半导体层106及凹入的第二半导体层108(例如，图20A的凹入的第二半导体层108e、108f或图20B的凹入的第二半导体层108f、108g)的一部分的放大图。如同自图20D中可看出，凹入的第二半导体层108e/108f的宽度W9大于凹入的第二半导体层108f/108g的宽度W10。宽度W9比宽度W10的比率可在约1:1至约8:1之间。本揭示案的各种实施例，例如图16B至图16G所示的实施例，亦适用前述的比率。另外或替代地，根据不同的应用，任何一或多个凹入的第二半导体层108e、108f、108g的宽度可小于其余的凹入第二半导体层108e、108f、108g的高度。

在图19A及图20A的一些实施例中，凹入的第二半导体层108b、108f可各自具有约5at.％至约25at.％的第一Ge原子百分比范围，凹入的第二半导体层108a、108e可各自具有约15at.％及约50at.％的第二Ge原子百分比范围，其中第二Ge原子百分比范围大于凹入的第二半导体层108b、108f的第一Ge原子百分比范围。同样，在图19B及图20B的一些实施例中，凹入的第二半导体层108c、108g可各自具有约5at.％至约25at.％的第一Ge原子百分比范围，且凹入的第二半导体层108a、108b、108e、108f可各自具有约15at.％及约50at.％的第二Ge原子百分比范围，其中第二Ge原子百分比范围大于凹入的第二半导体层108c、108g的第一Ge原子百分比范围。

本揭示案的实施例提供一种具有至少一个T形堆叠式纳米片晶体管的半导体装置结构。T形堆叠式纳米片晶体管包括形成T形结构的水平截面的第一半导体层及形成T形结构的垂直截面的第二半导体层。栅极介电层及栅极电极层覆盖T形堆叠式纳米片晶体管。在现有环绕栅极纳米线晶体管中，栅极介电层及栅极电极层完全围绕暴露的第一半导体层(即，纳米片通道)，并且在暴露的纳米片通道之间没有第二半导体层。不同于现有的环绕栅极纳米线晶体管，本揭示案的T形结构的垂直截面提供额外的导电区域有助于有效地控制半导体装置结构的纳米片通道。因此，在尺寸缩小时，可不受通道宽度或长度的限制而增大驱动电流。本揭示案的优点包括可调控的T形堆叠式纳米片晶体管以便于微调多栅极装置中的阀值电压，其中调控的T形堆叠式纳米片晶体管可通过控制每一第二半导体层中的Ge原子百分比及/或视情况对第二半导体层进行离子布植制程以改变蚀刻剂的蚀刻速率，并且上述方法可与现阶段的制程整合。

在一实施态样中，一种半导体装置结构包括由第一材料形成的第一通道层，其中第一通道层具有第一宽度。半导体装置结构亦包括由异于第一材料的第二材料形成的第二通道层，其中第二通道层具有小于第一宽度的第二宽度，且第二通道层与第一通道层接触。半导体装置结构亦包括栅极介电层和设置在栅极介电层上的栅极电极层，其中栅极介电层保型地设置在第一通道层及第二通道层上。在一些实施例中，第二通道层具有大于第二宽度的高度。在一些实施例中，第一材料包括硅，且第二材料包括锗。在一些实施例中，半导体装置结构进一步包括由第一材料形成的第三通道层，其中第三通道层具有基本上相似于第一宽度的第三宽度，且接触该第二通道层。半导体装置结构亦进一步包括由第一材料形成的第四通道层，其中第四通道层具有基本上相似于第一宽度的第四宽度。半导体装置结构亦进一步包括由该第二材料形成的第五通道层，其中第五通道层具有小于第一宽度的第五宽度，且第五通道层设置在第三通道层与第四通道层之间并接触第三通道层及第四通道层。在一些实施例中，第五宽度小于第二宽度。在一些实施例中，第二通道层具有接触第一通道层的第一楔形部分及接触该第三通道层的第二楔形部分。在一些实施例中，第四通道层具有接触第五通道层的第一表面、相对第一表面的第二表面、及将第一表面连接至第二表面的侧表面，其中整个第二表面接触栅极介电层。在一些实施例中，第二通道层由第二材料形成并具有第一锗原子百分比范围，以及第五通道层由第二材料形成并具有相同于或基本上相似于第一锗原子百分比范围的第二锗原子百分比范围。在一些实施例中，半导体装置结构进一步包括由第二材料形成的第六通道层，其中第六通道层的第六宽度小于第一宽度，且第六通道层接触该第四通道层。在一些实施例中，第六宽度小于第二宽度。在一些实施例中，第六通道层具有大于第一锗原子百分比范围的第三锗原子百分比范围。

在另一实施态样中，一种半导体装置结构包括由第一材料形成的数个第一通道层，其中每一第一通道层具有第一宽度。半导体装置结构亦包括由异于第一材料的第二材料形成的两个或更多个第二通道层，其中每一第二通道层的宽度小于第一宽度，且每一第二通道层插置在第一通道层之间且接触第一通道层。半导体装置结构亦包括栅极介电层及配置在栅极介电层上的栅极电极层，其中栅极介电层保型地设置在每一第一通道层及每一第二通道层上且包绕每一第一通道层及每一第二通道层中。在一些实施例中，至少一个第二通道层具有第二宽度，且至少一个第二通道层具有异于该第二宽度的第三宽度。在一些实施例中，每一第二通道层具有大于每一第二通道层的宽度的高度。在一些实施例中，第一材料包含硅，且第二材料包含锗。在一些实施例中，至少一个第二通道层由第二材料形成且具一第一锗原子百分比范围，以及至少一个第二通道层由第二材料形成并具有异于第一锗原子百分比范围的第二锗原子百分比范围。在一些实施例中，每一第二通道层具有接触第一通道层的第一部分、相对第一部分的第二部分、以及将第一部分连接至第二部分的第三部分，且其中第一部分及第二部分具有第四宽度，且第三部分具有异于第四宽度的第五宽度。

在另一实施态样中，一种形成半导体装置结构的方法包括：形成具有交替堆叠的第一半导体层及第二半导体层的鳍结构、形成牺牲栅极结构在鳍结构的一部分上、移除在鳍结构的源极/漏极区处中未受牺牲栅极结构覆盖的第一半导体层及第二半导体层、形成磊晶源极/漏极特征在源极/漏极区处、移除牺牲栅极结构的部分以暴露第一半导体层及第二半导体层、移除第二半导体层的部分以使每一第二半导体层的宽度小于每一第一半导体层的宽度、形成保型栅极介电层在暴露的第一半导体层及第二半导体层上、以及形成栅极电极层在保型栅极介电层上。在一些实施例中，至少一个第二半导体层具有第一锗原子百分比范围，且至少一个第二通道层中具有异于第一锗原子百分比范围的第二锗原子百分比范围。在一些实施例中，形成半导体装置结构的方法进一步包括在移除牺牲栅极结构的部分以暴露第一半导体层及第二半导体层之后，通过布植掺杂剂至第二半导体层中以改变蚀刻剂对第二半导体层的蚀刻速率。

前文概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭示案的态样。熟悉此项技术者应了解，可容易地将本揭示案用作设计或修改用于实现与本文介绍的实施例相同的目的及/或达成相同的优点的其他过程及结构的基础。熟悉此项技术者亦应认识到，此类等效构造不脱离本揭示案的精神及范围，且在不脱离本揭示案的精神及范围的情况下，可在本文中进行各种改变、替换及变更。