具体实施方式

在介绍本公开的各种实施例的元件时，词“一个”、“一种”和“所述”意图表示存在这些元件中的一或多个。术语“包括(comprising)”、“包含(including)”和“具有”意图为包含性的且意味着可能存在除了所列元件之外的额外元件。本文中描述的本发明的实施例的一或多个特定实施例将在下文描述。在努力提供这些实施例的简明描述的过程中，在说明书中可能未描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的发展中，如同在任何工程或设计项目中，必须制定众多的实施方案特定决策以实现研发者的特定目标，例如与系统相关和企业相关约束的一致性，这可能从一个实施方案到另一实施方案有所变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。

存储器大体上包含存储器单元阵列，其中每个存储器单元耦合到至少两个存取线。举例来说，存储器单元可耦合到位线和字线。因而，每个存取线可耦合到大量的存储器单元。为了选择存储器单元，与用于存储器单元的第一存取线相关联的解码器电路和与用于存储器单元的第二存取线相关联的解码器电路可在相应存取线上提供电压和/或电流两者。通过将电压和/或电流施加到相应存取线，可存取存储器单元，以便将数据写入到存储器单元和/或从存储器单元读取数据。

由于每个存取线可耦合到大量存储器单元，因此每个存储器单元可与存取线的相应解码器电路处于不同物理距离。此外，由于存储器单元与选择信号源之间的距离可不同，因此与每个存储器单元相关联的寄生负载可基于所述距离而变化。寄生负载可包含用于形成存取线的金属迹线的电阻，以及与金属迹线和相关联解码器电路两者相关联的寄生电容。因而，归因于距存取线的相应解码器电路的不同物理距离，每个存储器单元可具有不同相关联的传输路径电阻或寄生电阻，这是不可忽略的。当相应解码器电路将电压和/或电流提供到每个存储器单元的相应存取线时，与每个存储器单元相关联的传输路径电阻可影响每个存储器单元接收的电压和/或电流(例如，选择信号)。也就是说，虽然由解码器电路提供到存取线的电压对于与存取线相关联的每个存储器单元可为相同的，但由特定存储器单元接收的电压及与所接收电压相关联的电压延迟可沿着同一存取线而不同于其它存储器单元。这是归因于存储器单元沿着存取线相对于解码器电路的位置(例如，解码器电路与存储器单元之间的物理距离)，存储器单元处的所接收电压可以至少部分地变化。

考虑到前述内容，当将选择信号提供到存储器单元时，可以使用较大电压和/或电流来补偿影响安置于存取线的末端处的存储器单元的任何传输路径电阻。然而，这可导致电流尖峰和/或电压尖峰(例如，大于电压或电流的阈值量的电压或电流)被递送到较接近于解码器而安置的存储器单元。因此，可能需要改进存储器单元阵列的设计以改进选择信号的递送(例如，减小电流尖峰和/或电压尖峰的可能性和/或发生)。

根据本文中所描述的实施例，存储器装置的架构可利用存储器单元的传输路径电阻补偿方案以减小存取存储器单元中的寄生负载的影响。此存储器装置的存储器单元可经历包含与存储器单元的相应存取线相关联的传输路径电阻和附加补偿电阻在内的总电阻。存储器装置可使用如下文详细描述的传输路径电阻补偿方案来补偿存储器单元的相应位线和相应字线的传输路径电阻。

在存取每个存储器单元时，可对存储器单元的存取线中的任一个施加补偿电阻，所述补偿电阻可与存储器单元的相对存取线的传输路径电阻成比例。在一些实施例中，存储器装置可包含与存取存储器单元相关联的预定总电阻，且可包含目标存储器单元的相应存取线的传输路径电阻和所施加补偿电阻。在这些实施例中，施加于存取线的补偿电阻可与相对存取线的传输路径电阻成反比，以施加预定总电阻。考虑到前述内容，补偿电阻可在外部和/或被动地施加到存取线。

补偿电阻值可取决于正从相应解码电路存取的存储器单元的物理距离。在一些实例中，补偿电阻可致使存储器装置的每个存储器单元的总电阻大致等于相应存储器装置的位线和字线的全长的传输路径电阻。也就是说，补偿电阻可按比例增加存储器单元的总电阻以致使每个存储器单元的总电阻大致等于解码器与存储器装置的最远存储器单元之间的传输路径电阻。

传输路径电阻补偿方案可允许存储器装置的解码器提供相同电压和/或电流以存取不同存储器单元。此外，归因于每个存储器单元的相等总电阻，每个存储器单元可接收相等电压和/或电流而不管其到相应解码器的物理距离。传输路径电阻补偿方案可以要求解码器提供与存取最远存储器单元所需的电压和/或电流成比例的电压和/或电流，以存取此类存储器装置的不同存储器单元。

在一些实施例中，由解码器提供的用于存取相应位线和/或字线上的存储器单元的电压可初始地包含较高电压和/或电流(例如，电压尖峰、冲击电流或这两者)。在这些实施例中，解码器附近的存储器单元可经历电压尖峰、电流冲击或这两者，这对于近存储器单元可能是不合意的或甚至不利的。

前述存储器装置的实施例可利用尖峰缓解方案来缓解电压和/或冲击电流对存储器装置的近存储器单元的有害影响。在一个实施例中，尖峰缓解电路可包含耦合相应解码器附近的存取线上的电阻器。在其它实施例中，尖峰缓解电路可包含耦合解码器之间的电阻器。此外，不同实施例可包含在解码器附近和/或解码器之间的存取线上的一或多个电阻器的选择性耦合。下文描述此架构的特定实施例。

考虑到前述内容，图1是存储器100的一部分的框图。存储器100可为任何合适形式的存储器，例如非易失性存储器(例如，交叉点存储器)和/或易失性存储器。存储器100可包含一或多个存储器单元102、一或多个位线104(例如，104-0、104-1、104-2、104-3)、一或多个字线106(例如，106-0、106-1、106-2、106-3)、一或多个字线解码器108(例如，字线解码电路)，及一或多个位线解码器110(例如，位线解码电路)。存储器单元102、位线104、字线106、字线解码器108及位线解码器110可形成存储器阵列112。

存储器单元102中的每一个可包含选择器和/或存储元件。当跨越相应存储器单元的选择器的电压达到阈值时，可存取存储元件以从存储元件读取数据值和/或将数据值写入到存储元件。在一些实施例中，存储器单元102中的每一个可不包含单独选择器及存储元件，且具有使得存储器单元仍然充当具有选择器及存储元件的配置(例如，可包含使用表现类似于选择器材料及存储元件材料两者的材料)。当存储器单元102具有充当选择器和存储元件的单个材料时，这些架构可利用单个材料(例如，硫族化物)过程架构，且可通过利用正信号(例如，正电压、正电流)设定存储器单元中的逻辑高值且通过利用负信号或较低电压信号(例如，负电压、负电流)来清除逻辑高值或设定存储器单元中的逻辑低值而具有设定在每个存储器单元内的相应值。在存储器100的操作期间，单个材料过程架构可使用双极解码器(例如，驱动电路)来存取存储器单元。在一些情况下，例如当正信号电平与负信号电平之间的中性中点移位到等于位线104与字线106之间的半个电压差时，可使用单极解码器。

为了易于论述，可关于位线104、字线106、字线解码器108及位线解码器110论述图1，但这些标示为非限制性的。本公开的范围应理解为覆盖耦合到多个存取线并通过相应解码器存取的存储器单元102，其中存取线可用于将数据存储到存储器单元中并从存储器单元读取数据。

位线解码器110可被组织成多组解码器。举例来说，存储器100可包含第一组位线解码器114(例如，多个位线解码器110)和/或第二组位线解码器116(例如，不同组的多个位线解码器110)。类似地，字线解码器108还可布置成多组字线解码器108，例如，第一组字线解码器118和/或第二组字线解码器120。在不同实施例中，一组位线解码器114和116和/或一组字线解码器118和120可被称为解码器片段。解码器可彼此组合使用以驱动存储器单元102(例如，在字线106和/或位线104的任一侧上成对和/或配对)。举例来说，位线解码器110-3可结合位线解码器110'-3和/或结合字线解码器108-0、108'-0操作以选择目标存储器单元102-A。如本文中可了解，字线106和/或位线104的任一端上的解码器电路可不同。

在一些实施例中，为了在选择和/或存取目标存储器单元时减少或消除电压尖峰和/或电流冲击的发生，进而改进存储器100的操作，当操作存储器100时，可在位线104、字线106与相应字线解码器108和位线解码器110之间使用尖峰缓解方案。举例来说，当以存储器单元102-A为目标时，存储器100可激活位于字线解码器108-0和108'-0以及位线解码器110-3和110'-3附近的一或多个电阻器，以缓解相应解码器的可能电压尖峰的影响。可参照图6-8进一步详细地论述电阻器的选择和位置。这可允许将预期电压或电流递送到存储器单元，同时缓解解码器附近的存储器单元上的可能电压/电流尖峰的有害影响。

位线104和/或字线106中的每一个可为安置于存储器阵列112中且由例如铜、铝、银、钨等金属形成的金属迹线。因此，位线104及字线106可具有每长度均匀的电阻及每长度均匀的寄生电容，使得所得寄生负载可每长度均匀地增加。因而，至少部分地归因于存储器单元102与相关联的解码电路中的每一个之间的物理距离差异，存储器单元102中的每一个的传输路径电阻可相对于字线解码器108和/或位线解码器110中的每一个不同。应注意，存储器100的所描绘组件可包含未具体描绘的额外电路和/或可按任何合适的布置安置。举例来说，字线解码器108和/或位线解码器110的子集可安置于存储器阵列112的位线104和/或字线106的中间或两端，和/或安置于包含电路的任何平面的不同物理侧上。

这些寄生效应可在存取存储器单元102时影响解码电路的驱动，这是由于存取(例如，阈值处理)存储器单元102的目标存储器单元可包含将电压和/或电流供应到目标存储器单元，例如目标存储器单元102-A。存储器单元102之间的不一致寄生电阻可使得存储器单元102的驱动选择变得困难，因为由相对近的存储器单元接收的信号可大于由相对远的存储器单元接收的信号。因此，当相对于解码器存取远存储器单元时，常规方法可使用相对较大的信号。因而，字线解码器108和/或位线解码器110可通过提供较高电压和/或电流以调整跨越目标存储器单元(例如，目标存储器单元102-A)的电压来存取远存储器单元，以实现阈值电压。

举例来说，可在位线104-3上提供接地参考电压，而在字线106-0上提供正电压，使得接地电压与正电压之间的电压差大于阈值电压。然而，当存储器单元102之间的距离致使由信号取得的传输路径的电阻(例如，位线和/或字线的特定长度)在存储器单元102之间不一致时，提供到存储器单元102中的每一个的所得传输电压和/或电流中的一些可基于用于传输信号的传输路径的电阻而变化。因此，存储器100可包含传输路径电阻补偿方案以允许解码电路(例如，字线解码器108和/或位线解码器110的子集)与存储器100的不同存储器单元102之间的电压的均匀提供和接收，如下文参照图3和4所描述。

存储器100还可包含控制电路122。控制电路122可以通信方式耦合到相应字线解码器108和/或位线解码器110以执行存储器操作，例如通过致使解码电路产生或提供选择信号(例如，选择电压和/或选择电流)以用于选择存储器单元的目标。在一些实施例中，可在位线104和/或字线106中的一或多个上将正电压和负电压提供到存储器单元102的目标存储器单元。在一些实施例中，解码器电路可将电脉冲(例如，电压和/或电流)提供到存取目标存储器单元的存取线。电脉冲可为矩形脉冲，或在其它实施例中，可使用其它形状的脉冲。在一些实施例中，提供到存取线的电压可为恒定电压。

激活解码器电路可实现将电脉冲递送到目标存储器单元102-A，使得控制电路122能够存取目标存储器单元的数据存储区，以便从数据存储区读取或写入到数据存储区。控制电路122接收控制信号(例如，选择输入)，所述控制信号可确定首先激活相应对的位线解码器110和/或字线解码器108中的哪一个。控制信号可基于位线解码器110和字线解码器108中的哪一个物理上较远和/或较接近于目标存储器单元102-A。从解码器电路到目标存储器单元的相对物理距离可基于目标存储器单元的存储器地址。可通过存储器100的各种其它逻辑(图中未展示)，例如接收地址信息的控制逻辑，来确定激活解码器电路的次序。

在存取目标存储器单元102-A之后，可读取或写入存储于目标存储器单元的存储媒体内的数据。写入到目标存储器单元可包含改变由目标存储器单元存储的数据值。如先前所论述，由存储器单元存储的数据值可基于存储器单元的阈值电压。在一些实施例中，存储器单元可“设定”成具有第一阈值电压，或可“复位”成具有第二阈值电压。设定存储器单元可具有比复位存储器单元低的阈值电压。通过设定或复位存储器单元，不同数据值可由存储器单元存储。读取目标存储器单元102-A可包含确定目标存储器单元是否由第一阈值电压和/或由第二阈值电压表征。以此方式，可分析阈值电压窗口以确定由目标存储器单元102-A存储的值。可通过将具有相反极性的编程脉冲施加到存储器单元102(例如，具体来说写入到存储器单元的选择/存储材料(SD))且使用具有给定(例如，已知)固定极性的信号读取存储器单元102(例如，具体来说读取由存储器单元的阈值电压)来产生阈值电压窗口。

在一些情况下，为了存取目标存储器单元102-A，可由控制电路122激活位线解码器110和字线解码器108的距目标存储器单元102-A更远的相应者。举例来说，距目标存储器单元102-A最远的位线解码器和字线解码器(例如，位线解码器110'-0和字线解码器108-3)可经由传输路径提供电压，所述传输路径归因于目标存储器单元102-A与位线解码器110'-3或字线解码器108-3之间的较大物理距离而表征为较大寄生负载(例如，具有较高电阻)。表征为较大寄生负载和/或电阻的传输路径可减小当存取目标存储器单元102-A时产生的电流尖峰的影响。另外或替代地，在选择目标存储器单元102-A之后，控制电路122可操作以激活最靠近目标存储器单元102-A的位线解码器和字线解码器，以致使将电流递送到目标存储器单元102-A。电流可为能够由解码器提供和/或与用于读取或写入到目标存储器单元102-A的SD材料的给定(例如，已知)固定极性相关联的最大电流。来自第二解码器的电流的递送可在存储器单元102-A的跳回之后发生。

图2是说明根据本公开的实施例的存储器阵列200的一部分的图。存储器阵列200可为包含字线106(例如，106-0、106-1、……、106-N)和位线104(例如，104-0、104-1、……、104-M)的交叉点阵列。存储器单元102可位于字线106和位线104的交叉点中的每一个处。存储器单元102可在两端架构中(例如，其中字线106和位线104中的特定者充当存储器单元102中的特定者的电极)起作用。应注意，图2的存储器阵列200是作为实例且涉及存储器100的特定实施例。可在本公开的不同实施例中使用不同存储器阵列布置。

存储器单元102中的每一个可为电阻可变存储器单元，例如电阻式随机存取存储器(RRAM)单元、导电桥接随机存取存储器(CBRAM)单元、相变存储器(PCM)单元和/或自旋转移力矩磁性随机存取存储器(STT-RAM)单元，以及其它类型的存储器单元。存储器单元102中的每一个可包含存储器元件(例如，存储器材料)和选择器元件(例如，选择/存储材料(SD))和/或功能上代替单独存储器元件层和选择器元件层的材料层。选择器元件(例如，SD材料)可安置于与形成存储器单元102的字线或位线相关联的字线触点和位线触点之间。当对存储器单元102执行读取或写入操作时，电信号可在字线触点与位线触点之间进行传输。

选择器元件可为二极管、非欧姆装置(NOD)或硫族化物开关装置等，或形成类似于底层单元结构。在一些实例中，选择器元件可包含选择器材料、第一电极材料和第二电极材料。存储器单元102的存储器元件可包含存储器部分(例如，可编程到不同状态的部分)。举例来说，在电阻可变存储器单元中，存储器元件可包含存储器单元的具有电阻的部分，所述电阻响应于所施加编程电压和/或电流脉冲而可编程到与特定状态对应的特定电平。在一些实施例中，存储器单元102可表征为基于跨越与选择器元件和/或存储器元件相关联的阈值的电压和/或电流而选择(例如，激活)的阈值类型的存储器单元。实施例不限于与存储器单元102的存储元件相关联的一或多种特定电阻可变材料。举例来说，电阻可变材料可为由各种掺杂或未掺杂的基于硫族化物的材料形成的硫族化物。可用于形成存储元件的电阻可变材料的其它实例包含双态金属氧化物材料、巨磁阻材料和/或各种基于聚合物的电阻可变材料等。

在操作中，可通过经由所选择字线106和位线104跨越存储器单元102施加电压(例如，写入电压)来编程存储器单元102。可执行感测(例如，读取)操作以通过感测电流来确定一或多个存储器单元102的状态。举例来说，响应于施加到形成相应存储器单元102的字线106中的选定者的特定电压，可在与相应存储器单元102对应的一或多个位线104上感测电流。

如所说明，存储器阵列200可布置于在任何方向(例如，x轴、y轴、z轴)上延伸的交叉点存储器阵列架构(例如，三维(3D)交叉点存储器阵列架构)中。多层面交叉点存储器阵列200可包含安置于位线104和字线106的交替(例如，交错)层面之间的多个连续的存储器单元(例如，102B、102C)。层面的数目可按数目增加或可按数目减少，并且不应限于所描绘的体积或布置。存储器单元102中的每一个可形成于字线106与位线104之间(例如，两个存取线之间)，使得存储器单元102中的相应一个可直接与其相应对的位线104和字线106电耦合(例如，串联电耦合)，和/或由相应对的位线104和字线106中的金属的相应部分制成的电极(例如，触点)形成。举例来说，存储器阵列200可包含可在小到单个存储元件和/或多个存储元件的粒度下存取以用于数据操作(例如，感测和写入)的可单独寻址(例如，可随机存取)的存储器单元102的三维矩阵。在一些情况下，存储器阵列200可包含比图2的实例中所展示的更多或更少的位线104、字线106和/或存储器单元102。

应注意，存储器阵列200参照本公开的某些实施例。下文所描述的实施例可使用存储器阵列200或任何其它可行存储器阵列并入到存储器100中。

图3描绘可在图1的存储器100的特定实施例中使用的解码电路300的一部分，其包含图2的存储器阵列112。解码电路300可被称为双极解码器。解码电路300可包含位线解码器电路302和字线解码器电路304。位线解码器电路302可为图1的位线解码器110的实施例，且字线解码器电路304可为图1的字线解码器108的实施例。解码电路300的位线解码器电路302和字线解码器电路304可驱动位线104-0和104-1、字线106-0和106-1，以及存储器阵列200的存储器单元102-B、102-C、102-D和102-E，如下文详细描述。

解码电路300可包含正全局位线306-A和负全局位线306-B，其可驱动第一局部位线308和第二局部位线310。解码电路300还可包含正全局字线312-A和负全局字线312-B，其可驱动存储器阵列200的所说明部分中的第一局部字线314和第二局部字线316。二级解码器电路318或外部解码器可控制全局位线，例如全局位线306-A和306-B或全局字线312-A和312-B。此外，一级解码器电路320或内部解码器可控制局部位线(例如，第一局部位线308或第二局部位线310)或局部字线(例如，第一局部字线314或第二局部字线316)。在不同实施例中，可使用开关电路(例如，晶体管)来实施二级解码器电路318和一级解码器电路320。

在一些实施例中，全局位线306-A和306-B可有区别地驱动第一局部位线308和第二局部位线310，而在其它实施例中，可将其它电压配置布置提供到相应局部位线。此外，其它实施例可使用不同电路布置来驱动存储器100的相应存储器单元102。

在图3的所说明实施例中，第一局部位线308可驱动位线104-0，且第二局部位线310可驱动图2的位线104-1。此外，第一局部字线314可驱动字线106-0，且第二局部字线316可驱动图2的字线106-1。也就是说，第一局部位线308和第一局部字线314可实现存取存储器单元102-B，第一局部位线308和第二局部字线316可实现存取存储器单元102-C，第二局部位线310和第一局部字线314可实现存取存储器单元102-D，且当由控制电路122指示时，第二局部位线310和第二局部字线316可实现存取存储器单元102-E。

应注意，全局位线306和全局字线312的一部分在解码电路300的所描绘部分中展示。举例来说，在一些实施例中，全局位线306的每个全局位线可驱动32个局部位线，其包含第一局部位线308和第二局部位线310。全局字线312可驱动32个局部字线，其包含第一局部字线314和第二局部字线316。还应注意，解码电路300的所描绘部分是字线解码器108和/或位线解码器110的一个实施例，且可在所描述的存储器100的不同实施例中使用其它实施例。

图4是说明图1的存储器100的一部分的图的侧视图，其包含参照本公开的一些实施例的图2的存储器阵列200和电阻补偿方案400。当存取存储器单元102的存储器单元时，电阻补偿方案400可包含额外电路以添加电阻且补偿目标存储器单元102-A的相应位线和/或字线的传输路径电阻。电阻补偿方案400可致使与存取目标存储器单元102-A相关联的相同总电阻。

当存取目标存储器单元102-A(图4中未展示)时，电阻补偿方案400可促进通过相应字线106-1上的补偿电阻来补偿位线104-3的传输路径电阻。同时，电阻补偿方案400可促进通过与目标存储器单元102-A相关联的位线104-3上的补偿电阻来补偿字线106-1的传输路径电阻。以此方式，电阻补偿方案400可致使存储器装置100的存储器单元102上的总电阻等于与位线104中的位线(例如，位线104-3)的全长相关联的传输路径电阻，且等于字线106中的字线(例如，存储器装置100的字线106-1)的全长的传输路径电阻。因而，与电阻补偿方案400的存储器单元102相关联的总电阻可为预定的，且可独立于存储器单元在存储器100中的位置。

图4中的存储器100的所描绘部分可包含字线插座。每个字线插座可包含/耦合耦合到字线以存取存储器单元的解码器。举例来说，字线插座402可耦合到字线106-1。存储器100可包含耦合到图4中未展示的其它字线106和/或位线104的额外插座。此外，与位线104相关联的插座可垂直于字线插座而定位。当传输信号以存取存储器单元102时，可使用插座402的其它电路。

图4中的电阻补偿方案400的所说明部分可包含安置到不同解码器片段406之间的位线104-3上的补偿电阻器404。在不同实施例中，解码器片段406可包含一或多个解码电路，例如图3的解码电路300。在其它实施例中，解码电路和/或字线的不同布置或架构可用于驱动存储器单元102。此外，补偿电阻器404可以任何可行形式实施，例如基于聚合物的电阻材料或任何电阻金属层。此外，电阻补偿方案400可被动地实施。这可防止在存储器100上施加不合需要的寄生负载。

在所描绘的实施例中，图4的解码器片段406的每个解码器片段可包含4个二级解码器电路318以驱动4个全局字线。此外，每个全局字线可驱动32个一级解码器电路320，每个解码器电路耦合到局部字线。也就是说，解码器片段406的每个解码器片段可包含128个局部字线以存取定位于相应128个局部字线上的存储器单元102。在一些实施例中，差分二级解码器电路和差分全局字线可用于驱动一级解码器电路和局部字线。

在一些实施例中，当存取目标存储器单元时，与目标存储器单元相关联的位线104的相应位线上的补偿电阻器404可补偿与字线106的相应字线相关联的传输路径电阻，所述字线与目标存储器单元相关联。因而，字线上的补偿电阻器404可补偿相应位线的传输路径电阻。

考虑到前述内容，电阻补偿方案400可包含耦合到存储器100的位线104和字线106的补偿电阻器404。举例来说，在图4中，电阻补偿方案400可包含耦合到位线104-3的补偿电阻器404，以补偿当使用位线104-3和字线106-1存取目标存储器单元时字线106-1的传输路径电阻。在此实施例中，当存取存储器单元时，可使用以下公式计算位线104-3的电阻。Rbl可为位线解码器与存储器单元之间的位线片段的传输路径电阻。Rext可为由位线104-3上的补偿电阻器404添加以补偿字线106-1的传输路径电阻的电阻。Rblmax可等于全长位线的电阻。

Rext+Rbl＝Rblmax

Rext电阻值可取决于不同实施例中的解码器片段406的布置和存储器阵列中的字线106的位置。Rext可等于串联到字线106/位线104的相应位线104或字线106的补偿电阻器404。举例来说，字线106-1可耦合到解码器片段406-1的插座402，所述解码器片段可耦合到位线104-3的BL NEAR节点。在一个实例中，字线106-1和位线104-3可用于存取相应存储器单元。在此实例中，位线104-3上的Rext可等于补偿电阻器404-1与补偿电阻器404-2、404-3、404-4、404-5和404-6的串连等效物。

在另一实例中，如果字线106耦合到解码器片段406-2的字线插座，则可从BL FAR节点确定位线104-3上的Rext。也就是说，Rext可等于串联的补偿电阻器404-5和404-6。应注意，在图4上展示的补偿电阻器是参照本公开的特定实施例，且补偿电阻器404的任何合适的布置可在不同实施例中的存储器100的位线和字线上使用。

补偿方案400还可包含耦合到位线104-3的补偿电阻器404，以补偿图4的说明部分中未展示的字线106-1的传输路径电阻。此外，可以相同方式确定字线106-1上的Rext。

电阻补偿方案400可使用补偿电阻器404对字线106和位线104施加补偿电阻。在一些实施例中，位线传输路径电阻值可与施加于存储器单元的相应字线上的相应补偿电阻值成反比。此外，当存取存储器单元时，字线传输路径电阻值可与施加于相应位线的相应补偿电阻值成反比。也就是说，每个存储器单元的总电阻可包含相应位线的传输路径电阻、由补偿电阻器404施加的相应字线补偿电阻、相应字线的传输路径电阻和由补偿电阻器404施加的位线补偿电阻。

在特定实施例中，电阻补偿方案400可致使存储器单元102中的每一个包含相同总电阻值。因此，由于存储器单元102的相等总电阻值，存储器100可使用相同电压和/或电流来存取不同存储器单元102。因而，存储器单元102的每个存储器单元可接收相等电压和/或电流，而不管其到相应解码器的物理距离。在此类实施例中，解码电路可提供与从解码电路存取存储器单元102的最远存储器单元所需的电压和/或电流成比例的电压和/或电流，以存取存储器单元102的其余部分。

图5是在图4的位线104-3上的补偿电阻器404的替代实施例500的侧视图。图5的实施例可使用晶体管502代替补偿电阻器404。晶体管502可定位于位线补偿偏置线504上。位线补偿偏置线504可将栅极偏置电压提供到晶体管502中的每一个。晶体管502可至少部分地基于所提供的栅极偏置电压在位线104-3上施加DC电阻。

晶体管502可沿着位线104的其余部分且在其相应位线补偿偏置线(例如，补偿位线504)上串联地定位在存储器100中。当存取存储器单元时，这可允许使用晶体管502对相应位线104上的字线106的传输路径电阻进行补偿。另外，晶体管502可沿着字线106且在相应字线补偿偏置线(图5中未展示)上串联地定位在存储器100中。因而，电阻补偿方案400的替代实施例500可使用安置于补偿偏置线上的晶体管502，以与图4的电阻补偿方案400相同的方式补偿相应位线104和相应字线106的传输路径电阻。

图6描绘图1的存储器100的一部分，其包含尖峰缓解电路600和解码电路300的一部分。存储器100的所说明部分包含一级解码器电路320、钩接金属602和通孔604。钩接金属602可从一级解码器电路320钩接到通孔604，以提供对定位于一级解码器电路320的相对存取线上的存储器单元102的存取。通孔604可耦合到不同位线104或字线106以促进存取距解码器电路具有不同电气距离的存储器单元102。

尖峰缓解电路600可减小冲击电流和/或电压尖峰对存储器100的存储器单元的影响。钩接金属602可包含靠近解码电路300的一级解码器电路320的较高电阻。在不同实施例中，钩接金属602可包含高电阻材料、耦合的外部电阻器或这两者。在某些实施例中，外部电阻器可为可编程的以允许针对不同电气距离的电阻调整。额外电阻可以被动地施加到钩接金属602。下文可关于图7和8描述与钩接金属602电阻相关的特定实施例。

通孔604还可包含高电阻材料。因而，通孔604可减小接近于近存储器单元的解码器电路的尖峰电压的影响。因此，通孔604可减小到近存储器单元102的可能电压尖峰的损坏效应(图6中未展示)。额外电阻可以被动地施加到通孔604。

在特定实施例中，尖峰缓解电路600和电阻补偿方案400可并入到存储器100上。如上文所描述，电阻补偿方案400可致使提供与存取最远存储器单元102所需的电压和/或电流成比例的电压和/或电流。在这些实施例中，更有可能发生电压尖峰。尖峰缓解电路600可通过电阻补偿方案400缓解高于近存储器单元102上的阈值的电压的损坏效应。应注意，在不同实施例中，可以根据不同因素(例如，存储器100的大小)调整钩接金属602和通孔604的特定值。

此外，所说明的一级解码器电路320、钩接金属602和通孔604可在存储器100的其它一级解码器电路320上均匀地复制。这可允许跨越解码器电路300和/或存储器100的所有解码器的均匀尖峰缓解。

图7描绘可用于与图6的尖峰缓解电路600相关的第一实施例的示意图700。示意图700可包含位线104、字线106和解码电路300，所述解码电路包含耦合到字线106-1的二级解码器电路318和一级解码器电路320。应注意，示意图700展示连接到字线106-1的单个解码电路300，然而，示意图可用于借助于一或多个解码电路300来驱动存储器100的字线106。

在尖峰缓解电路600的第一实施例中，电阻器702可安置于字线106-1与一级解码器电路320之间。当经由字线106-1和位线104-1存取存储器单元时，电阻器702可对电压尖峰施加电阻以缓解电压尖峰对近存储器单元的损坏效应。在不同实施例中，钩接金属602或通孔604可包含字线106-1与一级解码器电路320之间的电阻器702。

图8描绘可用于与图6的尖峰缓解电路600相关的某些实施例的示意图800。示意图800可包含位线104、字线106和解码电路300，所述解码电路包含耦合到字线106的二级解码器电路318和一级解码器电路320。解码电路300可包含安置于一级解码器电路320与二级解码器电路318之间的电阻器802。此外，解码电路300可包含开关804，其可启用或停用电阻器802的影响。开关804可为可编程的以在存取字线106-1上的存储器单元时绕过电阻器802或在解码电路300中包含电阻器802。

举例来说，开关804可被短路以在与解码电路300相关联的电压低于阈值时绕过电阻器802。替代地，开关804可被打开以在与解码电路300相关联的电压高于阈值时有效地将电阻器802安置于二级解码器电路318与一级解码器电路320之间的解码电路300中。应注意，在图8的所描绘的实施例中使用一个电阻器802是借助于实例，且不同数目的电阻器和开关可在不同实施例中使用以有效地减小尖峰电压的影响。应注意，示意图800展示连接到字线106-1的单个解码电路300，然而，示意图可用于借助于一或多个解码电路300来驱动存储器100的字线104。

考虑到这些技术效果，可在存储器模块上包含多个存储器装置，由此使得存储器装置能够作为单元以通信方式耦合到处理电路。举例来说，双列直插式存储器模块(DIMM)可包含印刷电路板(PCB)和多个存储器装置。存储器模块响应于来自存储器控制器的命令而经由通信网络以通信方式耦合到客户端装置或主机装置。或在一些情况下，存储器控制器可在存储器主机接口的主机侧上使用；举例来说，处理器、微控制器、现场可编程门阵列(FPGA)、专用集成电路(ASIC)或类似者可各自包含存储器控制器。此通信网络可实现其间的数据通信，且因此，客户端装置利用可通过存储器控制器存取的硬件资源。至少部分地基于到客户端装置的用户输入，存储器控制器的处理电路可执行一或多个操作以促进客户端装置与存储器装置之间的数据的检索或传输。客户端装置与存储器装置之间传送的数据可用于多种目的，包含(但不限于)通过客户端装置处的图形用户接口(GUI)向用户呈现可视化、处理操作、计算或类似者。因此，出于这种考虑，对存储器控制器操作和存储器写入操作的上述改进可显现为可视化质量(例如，绘制速度、绘制质量)的改进、处理操作的改进、计算的改进或类似者。

上文所描述的具体实施例已通过举例方式展示，且应理解，这些实施例可接受各种修改和替代形式。应进一步理解，权利要求并非旨在限于公开的特定形式，而是旨在涵盖属于本公开的精神和范围内的所有修改、等同方案以及替代方案。

本文中提出且主张的技术参考且应用于具有实践本质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本发明的技术领域且因此不是抽象的、无形的或纯理论的。此外，如果本说明书的结尾所附的任何权利要求含有被指定为“用于[执行][功能]……的装置”或“用于[执行][功能]……的步骤”的一或多个要素，那么预期应根据35U.S.C.112(f)解读这类要素。然而，对于含有以任何其它方式指定的要素的任何权利要求，预期将不会根据35U.S.C.112(f)解读这类要素。