具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

结合图1和图4所示，其中，图4为沟槽栅VDMOS器件沿图1中AA’剖面线的横剖图，图1为沟槽栅VDMOS器件沿图4中BB’剖面线的侧剖图。沟槽栅VDMOS器件包括漂移区100，漂移区100形成于半导体衬底上，具体可以形成于半导体衬底通过外延生长而成的外延层上，漂移区100上表层形成有体区110，体区110上表层形成有源区111，源区111开设有穿透源区111和体区110并延伸至漂移区100内的多个第一沟槽120和第二沟槽130，即第一沟槽120和第二沟槽130的底端均位于漂移区100内。第一沟槽120和第二沟槽130内均形成有第一多晶硅体150，且第一沟槽120内的第一多晶硅体150和第二沟槽130内的第一多晶硅体150相互电连接、一体成型，第一多晶硅体150与第一沟槽120的内壁之间以及第一多晶硅体150与第二沟槽130的内壁之间形成有栅氧层140。第一沟槽120内还形成有第二多晶硅体160，第二多晶硅体160与第一多晶硅体150相互隔离，且第二多晶硅体160与第二沟槽120内壁之间也形成有栅氧层140，在第一沟槽120内，第一多晶硅体150的深度大于第二多晶硅体160的深度，即，第一多晶硅体150距第一沟槽120底部的距离小于第二多晶硅体160距第一沟槽120底部的距离。沟槽栅VDMOS器件还包括源极引出结构310和栅极引出结构320，源极引出结构310和栅极引出结构320可为金属柱，具体可为钨金属，源极引出结构310与源区111和第一多晶硅体150连接，栅极引出结构320与第二多晶硅体160连接。上述漂移区100和源区111具有第一导电类型，上述体区110具有第二导电类型。其中，第一导电类型为N型，第二导电类型为P型；或者，第一导电类型为P型，第二导电类型为N型。可以理解的，上述沟槽栅VDMOS器件的正面还应当具有相互隔离的源极金属层和栅极金属层，上述源极引出结构310均与源极金属层连接，上述栅极引出结构320均与栅极金属层连接，且在沟槽栅VDMOS器件的背面还形成有漏极金属层。

上述沟槽栅VDMOS器件，其顶部源区111通过源极引出结构310与源极金属层连接，其底部漂移区100作为漏区与漏极金属层连接，其中间的体区110作为沟道区，第一沟槽120穿透体区110并延伸至漂移区100内，第一沟槽内120内具有栅氧层140和第二多晶硅体160且第二多晶硅体160通过栅极引出结构320与栅极金属层连接，即第一沟槽120以及其内部的栅氧层140和第二多晶硅体160构成沟槽栅结构，由此形成沟槽栅VDMOS器件。通过该沟槽栅结构，可以在体区110内形成纵向的导电沟道。同时，沟槽栅VDMOS器件还具有第二沟槽130，第二沟槽130穿透源区111和体区110，即在沟槽栅VDMOS器件的元胞区域开设有第二沟槽130，在第一沟槽120和第二沟槽130内，形成有第一多晶硅体150，第一多晶硅体150通过源极引出结构与源极金属层连接，相当于在漂移区100内形成有多个内场板，通过该与源极金属层连接的内场板，可以调节漂移区100内部电场分布，增强漂移区100的耗尽，相比于普通的沟槽栅VDMOS器件，本申请中的沟槽栅VDMOS器件具有更高的击穿电压，也即，在保证相同击穿电压的的条件下，本申请中的沟槽栅VDMOS器件的漂移区100可以具有更高的掺杂浓度，因此，本申请中的沟槽栅VDMOS器件也就具有更低的导通电阻。同时，在第一沟槽120中，与源极金属层连接的第一多晶硅体150比与栅极连接的第二多晶硅体160更加接近沟槽底部，由此可以减小栅漏之间的寄生电容，使器件具有更好的特性。

在一实施例中，如图1所示，第一沟槽120和第二沟槽130交替并列设置，沟槽之间的间距较小，更有利于增强漂移区的耗尽。在一实施例中，如图4所示，第一沟槽120和第二沟槽130均呈长条形，第一沟槽120和第二沟槽沿其宽度方向(Y方向)并列设置，第一沟槽120的至少一端沿其长度方向(X方向)延伸并跨越源区111，延伸至源区111所覆盖的区域外。在沟槽栅VDMOS器件中，源区111所覆盖的区域即为沟槽栅VDMOS器件的元胞区，未被源区111覆盖的区域即为外围区，在本实施例中，第一沟槽120的一部分位于元胞区，另一部分位于外围区，其中，结合图2所示，图2为沟槽栅VDMOS器件沿图4中CC’剖面线的侧剖图，通过位于外围区的第一沟槽120内的第二多晶硅体160与栅极引出结构320连接以引出栅极。由于在元胞区内形成有源极引出结构310，将栅极引出结构320设于外围区域，可以错开源极引出结构310和栅极引出结构320，有利于形成后期相互隔离的源极金属层和栅极金属层。

在一实施例中，第一沟槽120和第二沟槽130相互连通，具体是在第一沟槽120和第二沟槽130之间还形成有连通沟槽180，该连通沟槽180内也形成有第一多晶硅体150，且连通沟槽内的第一多晶硅体与沟槽内壁之间也形成有栅氧层，位于第一沟槽120、第二沟槽130和连通沟槽180内的第一多晶硅体150相互电连接、一体成型。在本实施例中，结合图3和图4所示，图3为沟槽栅VDMOS器件沿图4中DD’剖面线的侧剖图，连通沟槽180具体开设于元胞区域内，即连通沟槽依次贯穿源区111、体区110并延伸至漂移区100内。在本实施例中，将连通沟槽180设于元胞区域内，连通沟槽的第一多晶硅体和栅氧层也相当于一内场板，进一步增强漂移区的耗尽。相邻沟槽之间连通沟槽的个数不做限定，具体可以是1个，也可以是多个，且连通沟槽的位置可以连接于第一沟槽和第二沟槽的两端，也可以是连接于第一沟槽和第二沟槽的中间，只要能实现相邻沟槽连通即可。

进一步的，继续参见图4，源极引出结构310经过连通沟槽180与第二沟槽130的交汇点，即，源极引出结构310沿第二沟槽长度方向延伸并经过第二沟槽130与连通沟槽180连通处，有利于源极引出结构310上的电压传递至第一沟槽120内的第一多晶硅体150上，使得位于第一沟槽120和第二沟槽130内的第一多晶硅体150上的电压分布均匀，从而有利于对漂移区进行电场调制。同时，由于栅极引出结构320需要与栅金属层连接，源极引出结构310需要与源金属层连接，将连通沟槽180和栅极引出结构320错开设置，有利于形成相互隔离的源金属层和栅金属层。

在一实施例中，第一沟槽120的底部与第二沟槽130的底部齐平，即第一沟槽120和第二沟槽130的深度相同，一方面可以简化刻蚀工艺步骤，通过一次刻蚀步骤便可形成第一沟槽和第二沟槽，另一方面也有利于增强对漂移区100电场的调制作用。进一步的，第一沟槽120与第二沟槽130的尺寸可完全相同。在一实施例中，多个第一沟槽120和第二沟槽130交替设置，相邻第一沟槽120和第二沟槽130之间的间距相等，第一沟槽120和第二沟槽130分布均匀，使得漂移区100中的内场板分布均匀，也有利于增强对漂移区100电场的调制。

在一实施例中，在源区111、第一沟槽120、第二沟槽130上还形成有层间介质层200，介质层200具体可为氧化硅，源极引出结构310形成于第二沟槽130正上方，其穿透层间介质层200和源区111，并与源区111和第二沟槽130内的第一多晶硅体150连接，栅极引出结构320形成于第一沟槽120正上方，其穿透层间介质层200并与第一沟槽120内的第二多晶硅体160连接。

在一实施例中，如图1所示，在体区110内还形成有重掺杂区112，重掺杂区112具有第二导电类型，且重掺杂区112的掺杂浓度高于体区110的掺杂浓度，重掺杂区112具体位于源区111下方且与第一沟槽120间隔设置，第二沟槽130依次穿透源区111、重掺杂区112和体区110并延伸至漂移区100内，源极引出结构310穿透源区111并延伸至重掺杂区112内，源极引出结构310与源区111和第一多晶硅体150连接，且其底部被重掺杂区112包围，由此降低源极引出结构310与体区110之间的接触电阻。

其中，在第一沟槽120内，第一多晶硅体150和第二多晶硅体160的分布具有多种设计。在一实施例中，如图1所示，在第一沟槽120内，第一多晶硅体150分布于第一沟槽120的底部，第二多晶硅体160分布于第一沟槽120的顶部，且第一多晶硅体150和第二多晶硅体160之间通过隔离结构170隔离，其中，第一多晶硅体150与第一沟槽120内壁之间以及第二多晶硅体160与第一沟槽120内壁之间均形成有栅氧层，具体的，该隔离结构170为氧化硅。在本实施例中，第一沟槽底部的第一多晶硅体150既能调节漂移区的电场，增强漂移区的耗尽，还能减弱栅漏之间的寄生电容，提升器件性能。进一步的，连通沟槽180内也形成有第一多晶硅体150，上述各沟槽内的第一多晶硅体相互电连接，且第一多晶硅体150与连通沟槽180的内壁之间也形成有栅氧层，同时，在连通沟槽180内的第一多晶硅体上方，也填充有隔离结构，具体的，连通沟槽180内的隔离结构与第一沟槽120内的隔离结构连接，并填满连通沟槽180，以隔离第一多晶硅体150和第二多晶硅体160。在一实施例中，在第一沟槽120内，第一多晶硅体150的顶面和第二多晶硅体160的底面近似为平整的表面。在另一实施例中，如图5a所示，在第一沟槽120内，第一多晶硅体150的顶面中部向外凸起，第二多晶硅体160的底面中部向内凹陷，以与第一多晶硅体150的凸起相适应。

在一实施例中，如图5b所示，在第一沟槽120内，第一多晶硅体150自第一沟槽120顶部延伸至第一沟槽120底部，且第一多晶硅体150与第一沟槽120内壁之间形成有栅氧层140，第二多晶硅体160形成于第一多晶硅体150两侧的栅氧层140内，第一多晶硅体150与第二多晶硅体160通过栅氧层140隔离，且第一多晶硅体150向沟槽底部延伸的深度大于第二多晶硅体160向沟槽底部延伸的深度。在本实施例中，将第二多晶硅体160设于栅氧层140内，可以增大栅氧层140的厚度，由此增强器件耐压。

本申请还涉及一种沟槽栅VDMOS器件的制备方法，如图6所示，该制备方法包括以下步骤：

步骤S610：提供半导体衬底并在所述半导体衬底上形成第一导电类型漂移区。

如图7a所示，通过对半导体衬底进行第一导电类型掺杂形成漂移区100，具体可以是对半导体衬底上的外延层进行掺杂，以在外延层上形成漂移区100。

步骤S620：在所述漂移区上开设第一沟槽和第二沟槽。

如图7b所示，通过光刻和刻蚀工艺，在漂移区100上开设多个第一沟槽120和第二沟槽130。在具体的工艺制程中，第一沟槽、第二沟槽可通过一次光刻与刻蚀工艺形成。其中，第一沟槽120和第二沟槽130的尺寸、位置及间距关系参考上文介绍，在此不再赘述。

在一具体实施例中，在漂移区上开设第一沟槽120和第二沟槽130的同时，还在漂移区上开设连通第一沟槽120和第二沟槽130的连通沟槽180。在具体的工艺制程中，第一沟槽、第二沟槽和连通沟槽可通过一次光刻与刻蚀工艺形成。

步骤S630：在所述第一沟槽和第二沟槽的内壁上形成栅氧层，并在所述第一沟槽和第二沟槽内形成相互电连接的第一多晶硅体，在所述第一沟槽内形成与所述第一多晶硅体隔离的第二多晶硅体，其中，在所述第一沟槽内，所述第一多晶硅体底部与所述第一沟槽底部的间距小于第二多晶硅体底部与所述第一沟槽底部的间距。

在一实施例中，当形成有连通沟槽180时，可同时在第一沟槽120、第二沟槽130和连通沟槽180的内壁形成栅氧层，然后再同时在第一沟槽120、第二沟槽130和连通沟槽180内一体成型地形成电连接的第一多晶硅体150。

由于第一沟槽120内第一多晶硅体150和第二多晶硅体160的结构具有多种形式，相应的，在第一沟槽120内形成第一多晶硅体150和第二多晶硅体160的步骤也具有多种实施方式。在一具体实施例中，步骤S630可包括以下步骤：

步骤S631：在所述第一沟槽和第二沟槽的内壁上形成栅氧层。

如图7c所示，在第一沟槽120和第二沟槽130的内壁上形成栅氧层140，具体可通过热氧化形成栅氧层140。具体的，第一沟槽120和第二沟槽130通过连通沟槽相互连通，该连通沟槽内壁上也形成栅氧层。在具体的工艺制程中，可通过一次热氧化工艺在上述所有沟槽的内壁形成栅氧层。

步骤S632：向所述第一沟槽和第二沟槽内填充相互电连接的第一多晶硅体。

如图7d所示，向第一沟槽120和第二沟槽130内填充第一多晶硅体150，第一沟槽120和第二沟槽130内的第一多晶硅体150相互电连接、一体成型。具体的，可通过淀积工艺形成上述第一多晶硅体，且第一多晶硅体150充满第一沟槽和第二沟槽。可以理解的，连通沟槽内也充满第一多晶硅体。在具体的工艺制程中，可通过一次淀积工艺在上述所有沟槽内填充第一多晶硅体。

步骤S633：刻蚀位于所述第一沟槽顶部的第一多晶硅体和栅氧层，保留所述第一沟槽底部的第一多晶硅体和栅氧层。

如图7e所示，刻蚀第一沟槽120顶部的第一多晶硅体和栅氧层，保留第一沟槽120底部的第一多晶硅体150和该第一多晶硅体150与第一沟槽侧壁之间的栅氧层140。

步骤S634：在所述第一沟槽内形成隔离结构，所述隔离结构覆盖所述沟槽底部的第一多晶硅体，且并未填满所述第一沟槽。

如图7f所示，通过淀积工艺，在第一沟槽120内淀积一层隔离结构170，该隔离结构170具体可为氧化硅，隔离结构170覆盖第一多晶硅体150，且并未填满第一沟槽120。

步骤S635：在所述隔离结构上方的第一沟槽侧壁上形成栅氧层并向所述第一沟槽内填充第二多晶硅体。

如图7g所示，在隔离结构170上方的第一沟槽120侧壁上形成栅氧层并在第一沟槽120内填充第二多晶硅体160，第二多晶硅体160与第一沟槽120内壁之间通过栅氧层140隔离，且第二多晶硅体160通过隔离结构170与第一多晶硅体150隔离。可以理解的，为了隔离第一多晶硅体150和第二多晶硅体160，在上述步骤S633中，连通沟槽顶部的第一多晶硅体和栅氧层也被刻蚀掉，在上述步骤S634中，在连通沟槽内也淀积有隔离结构，连通沟槽内的隔离结构填满连通沟槽且与第一沟槽120内的隔离结构连接，通过底部隔离结构和两侧的隔离结构，将第一沟槽120顶部的第二多晶硅体160与第一沟槽120底部的第一多晶硅体150以及第二沟槽130内的第一多晶硅体150相互隔离。

步骤S640：对所述漂移区的上表层进行掺杂形成与所述第一沟槽侧壁和第二沟槽侧壁接触的第二导电类型体区，所述体区的深度低于所述第一沟槽和所述第二沟槽的深度；对所述体区的上表层进行掺杂形成与所述第一沟槽侧壁和第二沟槽侧壁接触的第一导电类型源区。

如图7h所示，对漂移区100的上表层进行掺杂，形成与第一沟槽120侧壁和第二沟槽130侧壁接触的第二导电类型体区110，体区110的深度小于第一沟槽120的深度和第二沟槽130，即第一沟槽120和第二沟槽130的底部仍然位于漂移区100内。对体区110的上表层进行掺杂，形成于第一沟槽120侧壁和第二沟槽130侧壁接触的第一导电类型源区111。在源区111、第一沟槽120和第二沟槽130上形成层间介质层200。

步骤S650：形成与所述源区和所述第一多晶硅体连接源极引出结构，并形成与所述第二多晶硅体连接的栅极引出结构。

如图7h所示，在层间介质层200正对第二沟槽130的区域形成源极引出结构310，并在正对第一沟槽120的区域形成栅导电区域，其中，源极引出结构310穿透层间介质层200和源区111，与源区111和第二沟槽130内的第一多晶硅体150连接，栅极引出结构穿透层间介质层200与第一沟槽120内的第二多晶硅体160连接。具体的，源极引出结构和栅极引出结构的位置关系参考上述介绍，在此不再赘述。具体的，形成引出结构的过程是先开设接触孔，然后向接触孔内填充导电材料，形成引出结构。在一实施例中，在形成源极引出结构310的过程中，先开设贯穿源区111并延伸至体区110内的源接触孔，然后通过源接触孔向体区110进行第二导电类型重掺杂，在体区110内形成重掺杂区112，重掺杂区112的掺杂浓度大于体区的掺杂浓度，最后向源接触孔内填充导电材料，形成源极引出结构310，此时，源极引出结构310的底部被重掺杂区112包围。

上述沟槽栅VDMOS器件制备方法，在元胞区域开设有多个沟槽，其中，在第一沟槽内形成栅氧层和第二多晶硅体，且将第二多晶硅体与栅极连接，形成沟槽栅结构，同时，第一沟槽和第二沟槽内形成有第一多晶硅体，且将第一多晶硅体与源极连接，相当于在元胞区域形成多个内场板，从而可以调节漂移区电场，增强器件耐压。因此，在具有相同击穿电压的条件下，通过本申请制备方法得到的沟槽栅VDMOS器件，其漂移区可具有更高的掺杂浓度，器件导通电阻更低。同时，本申请的制备方法，第一沟槽、第二沟槽和连通沟槽可通过一次光刻与刻蚀工艺形成，相对于传统VDMOS器件仅开设第一沟槽引入沟槽栅的工艺，本申请开设不同类型的沟槽并未增加光刻次数，并不需要增加掩膜；且第二沟槽和连通沟槽内的填充结构也是在沟槽栅结构的工艺步骤中同步形成的，不需要额外增加工艺对第二沟槽和连通沟槽进行填充，因此，本申请的制备方法，制备出的VDMOS器件具有更低的导通电阻，且不需要增加额外的工艺步骤，与现有沟槽栅制备工艺兼容。

以上实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。