具体实施方式

下面将参照附图更详细地描述本发明的各种实施例。然而，本发明可以以不同的形式体现，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并将本发明的范围充分传达给本领域的技术人员。在本公开中，贯穿本发明的各种附图和实施例，相同的附图标记指代相同部件。

附图不一定按比例绘制，在某些情况下，为了清楚地说明实施例的特征，比例可能已经被夸大。当第一层被称为“在”第二层“上”或“在”衬底“上”时，不仅指的是第一层直接形成在第二层或衬底上的情况，而且指的是在第一层与第二层或衬底之间存在第三层的情况。

将进一步理解的是，当一个元件被称为“连接到”或“耦接到”另一个元件时，它可以直接在另一个元件上、连接到另一个元件上或耦接到另一个元件上，或者可以存在一个或更多个中间元件。此外，连接/耦接可以不限于物理连接，还可以包括非物理连接，例如，无线连接。

此外，还将理解的是，当一个元件被称为“在”两个元件之间时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。

如本文中所使用的，单数形式旨在也包括复数形式，除非上下文另有明确指示。

还应注意的是，在不偏离发明的范围的情况下，在一个实施例中存在的特征可以与另一个实施例的一个或更多个特征一起使用。

还应注意的是，在各种附图中，相同的附图标记指定相同的元件。

本发明的所述实施例可以应用于使用双聚栅极的半导体器件，该双聚栅极具有掺杂的多晶硅栅极，该多晶硅栅极具有通过离子注入工艺来注入杂质而分隔开地形成的NMOS区和PMOS区。所述工艺可以应用于大多数硅半导体器件的制造工艺，但一些高性能半导体器件(例如，高-k金属栅极)的制造工艺除外，该高性能半导体器件包括作为构成元件的金属栅电极和高-k电介质层。

形成双多晶硅栅极的方法大致可以被分为：在多晶硅沉积的同时注入杂质的方法和在形成未掺杂的多晶硅栅极之后向各个区域注入杂质的方法。

可以通过化学气相沉积来执行在多晶硅沉积期间注入杂质的双多晶硅栅极形成方法。可以通过以下来执行该双多晶硅栅极形成方法：当沉积多晶硅层以便在整个表面(profile)上形成预掺杂的N+多晶硅层时，加入含有诸如磷(P)的第5族元素的气体；形成打开PMOS区的掩模；以及然后，通过注入诸如硼(B)的第3族元素来形成P+多晶硅层。为了在PMOS区中形成P+多晶硅层，有必要通过反掺杂工艺将PMOS区的大部分杂质转化为硼，反掺杂工艺是掺杂比在沉积工艺中已经注入的磷(Ph)更多的硼(B)的工艺。这种工艺的优点是：工艺相对简单，而且在沉积期间注入的磷的浓度分布均匀。但是，为形成P+多晶硅层而注入的硼的量过多，这使得在PMOS区中精确地调节P+多晶硅层的功函数变得困难。由于在多晶硅沉积期间注入杂质的双多晶硅栅极形成方法存在上述问题，因此，根据本发明的一个实施例，应用了通过在形成未掺杂的多晶硅栅极之后向相应的区域注入杂质来形成N+多晶硅层和P+多晶硅层的双聚栅极工艺。

图1是图示了根据本发明的一个实施例的半导体器件的平面图。图2A和图2B是图示了根据本发明的一个实施例的半导体器件的截面图。图2A是沿图1所示的线A-A'截取的截面图，而图2B是沿线B-B'和线C-C'截取的截面图。图6是图示了根据本发明的一个实施例的半导体器件的另一个示例的截面图。图7是图示了根据比较示例的半导体器件的平面图。图8是示出了在根据比较示例的半导体器件的热扩散之后栅极层的杂质浓度的变化的曲线图。

参照图1，衬底11可以包括第一有源区13A、第二有源区13B和隔离区12，该隔离区12位于第一有源区13A与第二有源区13B之间。另外，栅极层15可以被形成在衬底11之上，以横跨在第一有源区13A、第二有源区13B和隔离区12之上。栅极层15可以包括：第一杂质掺杂部分15A，其与第一有源区13A以及隔离区12的第一部分重叠；第二杂质掺杂部分15B，其与第二有源区13B以及隔离区的第二部分重叠；以及扩散阻挡部分15C，其位于第一杂质掺杂部分15A与第二杂质掺杂部分15B之间。根据一个实施例，扩散阻挡部分15C可以与隔离区12的第三部分重叠，该隔离区12的第三部分位于隔离区12的第一部分与第二部分之间的中央位置。

衬底11可以包括半导体衬底。衬底11可以例如由含硅的材料形成。

有源区13可以由隔离区12限定。隔离区12可以是由沟槽刻蚀工艺形成的浅沟槽隔离(STI)区。隔离区12可以包括例如氧化硅、氮化硅或其组合。

第一有源区13A和第二有源区13B可以是用于形成不同类型的MOS晶体管的区域。根据注入衬底11的杂质的导电类型，可以将有源区形成为第一有源区13A和第二有源区13B。例如，第一有源区13A可以是PMOS区，而第二有源区13B可以是NMOS区。第一有源区13A的宽度可以大于第二有源区的宽度。第一有源区13A和第二有源区13B可以由隔离区12来划分。

栅极电介质层14可以位于栅极层15与衬底11之间。

栅极层15可以包括导电材料。栅极层15可以包括多晶硅。栅极层15可以被形成为横跨在第一有源区13A、第二有源区13B和隔离区12之上的连续线形状。

栅极层15可以包括：与第一有源区13A重叠的第一杂质掺杂部分15A、与第二有源区13B重叠的第二杂质掺杂部分15B以及位于第一杂质掺杂部分15A与第二杂质掺杂部分15B之间的扩散阻挡部分15C。具体而言，第一杂质掺杂部分15A可以与第一有源区13A重叠，并且还可以包括与隔离区12部分重叠的延伸部分15AE。第二杂质掺杂部分15B可以与第二有源区13B重叠，并且还可以包括与隔离区12部分重叠的延伸部分15BE。扩散阻挡部分15C可以与位于第一有源区13A和第二有源区13B之间的隔离区12重叠。

第一杂质掺杂部分15A和第二杂质掺杂部分15B可以具有不同的扩散系数。第一杂质掺杂部分15A和第二杂质掺杂部分15B可以具有相反的导电类型。

例如，当第一有源区13A是PMOS区时，第一杂质掺杂部分15A可以包括P型杂质。该P型杂质可以包括例如第3族元素。第3族元素可以包括例如硼(B)。如图2B所示，第一有源区13A可以具有P型栅极，在其中层叠有栅极电介质层14和第一杂质掺杂部分15A。

当第二有源区13B是NMOS区时，第二杂质掺杂部分15B可以包括N型杂质。N型杂质可以包括例如第5族元素。第5族元素可以包括例如磷(P)。如图2B所示，第二有源区13B可以包括N型栅极，在其中层叠有栅极电介质层14和第二杂质掺杂部分15B。

扩散阻挡部分15C可以包括未掺杂区。扩散阻挡部分15C可以起到防止注入第一杂质掺杂部分15A和第二杂质掺杂部分15B的杂质扩散到相反区域的作用。

参照图1，在下文中，为了便于描述，第一有源区13A的面对扩散阻挡部分15C的边缘可以用‘E1’表示，而第二有源区13B的面对扩散阻挡部分15C的边缘可以用‘E2’表示，并且扩散阻挡部分15C的面对第一有源区13A的边缘可以用‘E31’表示，而扩散阻挡部分15C的面对第二有源区13B的边缘可以用‘E32’表示。

扩散阻挡部分15C的边缘E31和E32可以与面对第一有源区13A和第二有源区13B的边缘E1和E2间隔开。扩散阻挡部分15C的宽度(即，扩散阻挡部分15C的边缘E31和E32之间的距离)可以比第一有源区的边缘E1与第二有源区的边缘E2之间的距离D12短。

彼此面对的第一有源区的边缘E1和扩散阻挡部分15C的边缘E31之间的距离D131可以比第一有源区的边缘E1与在扩散阻挡部分的相反侧上的扩散阻挡部分15C的边缘E32之间的距离D132短。

彼此面对的第二有源区的边缘E2与扩散阻挡部分15C的边缘E32之间的距离D232可以比第二有源区的边缘E2与在相反侧上的扩散阻挡部分15C的边缘E31之间的距离D231短。

第一有源区13A和第二有源区13B可以通过预定的设计规则而间隔开，以保留加工余量。在此，第一有源区13A与第二有源区13B之间的空间可以被称为‘N-P空间’。N-P空间的距离(或宽度)可以用D12表示。在第一杂质掺杂部分15A与第二杂质掺杂部分15B之间的界面(即，扩散阻挡部分15C)可以位于N-P空间中，并且扩散阻挡部分15C的宽度可以被调整为有效距离，远到即使发生注入杂质的相互扩散，注入杂质的相互扩散也不会到达在相反侧上的有源区。换句话说，有效距离是指在第一杂质掺杂部分15A中的相互扩散未到达第二有源区13B的距离，也是指在第二杂质掺杂部分15B中的相互扩散未到达第一有源区13A的距离。该设计规则限定了第一杂质掺杂部分15A的空间D231和第二杂质掺杂部分15B的空间D132。

作为比较示例，参照图7，第一杂质掺杂部分55A与第二杂质掺杂部分55B之间的界面E50可以被形成为接触。这是基于在相互扩散中发生的内部扩散和外部扩散现象是相同的，并且因此，依据设计规则，空间限定值和重叠限定值被设定为相同。即，可以将第一杂质掺杂部分55A的空间D52与第二杂质掺杂部分55B的重叠D52之间的关系设定为相同，或者可以将第二杂质掺杂部分55B的空间D15与第一杂质掺杂部分55A的重叠D15之间的关系设定为相同，它们之间是彼此互补关系。另外，不能假定第一杂质掺杂部分55A的空间D52与第二杂质掺杂部分55B的空间D15之间的关系以及第一杂质掺杂部分55A的重叠D15的值与第二杂质掺杂部分55B的重叠D52的值可以相同。换句话说，由于存在于第一有源区53A与第二有源区53B之间的N-P空间中的第一杂质掺杂部分55A和第二杂质掺杂部分55B是彼此互补的，因此可以设计成没有任何重叠区域，或者设计成不属于任何区域的区域。然而，在N-P空间区域中第一杂质掺杂部分55A和第二杂质掺杂部分55B之间的界面E50的位置可以是任意的。

由于第一杂质掺杂部分55A和第二杂质掺杂部分55B中的杂质的热扩散现象是一种相互扩散现象，因此在第一杂质掺杂部分55A与第二杂质掺杂部分55B之间的界面处发生的现象可以是指同时发生内部扩散(扩散-入)和外部扩散(扩散-出)。由于固体内部的热扩散是沿抵消浓度差的方向发生的化学平衡现象，因此，可以在图8中示意性地示出热处理前后的相互扩散现象。参照图8，可以看出：在热处理之前，可以垂直检测第一杂质掺杂部分55A与第二杂质掺杂部分55B之间的界面，但在热处理之后，每个杂质的浓度可以根据相互扩散现象而呈X形分布。

需要注意的是，该比较示例是基于假设在相互扩散现象中的内部扩散和外部扩散的扩散系数相同的设计技巧，而实质上形成杂质掺杂部分的杂质的扩散系数可以根据杂质的种类而不同。具体地，由于为了降低栅极的电阻而在多晶硅上形成了硅化物区或者接合(bond)了金属层，因此，在金属-硅栅极工艺中，扩散系数中根据栅电极的结构情况的差异也可能很大。

因此，与比较示例(其中，在第一杂质掺杂部分55A与第二杂质掺杂部分55B之间的界面被形成接触)相比，本发明实施例能够通过在第一杂质掺杂部分15A与第二杂质掺杂部分15B之间形成扩散阻挡部分15C(即，未掺杂区)来减小N-P空间的距离D12。

在与第一杂质掺杂部分15A和第二杂质掺杂部分15B之间的界面相邻的第一有源区13A和第二有源区13B中的栅极层15的有效掺杂浓度的变化可以通过由杂质的内部扩散限定的第一杂质掺杂部分15A的空间D231和第二杂质掺杂部分15B的空间D132来限定。此外，同时，也可以通过由杂质的外部扩散限定的第一杂质掺杂部分15A的重叠D131(在第一有源区上)和第二杂质掺杂部分15B的重叠D232(在第二有源区上)来限定。

当应用P型杂质作为第一杂质掺杂部分15A并且应用N型杂质作为第二杂质掺杂部分15B时，杂质的内部扩散现象可能会在热处理之后出现更多。因此，在本发明实施例中，N-P空间值可以设计为比重叠限定值大。

在本发明的这个实施例中，第一杂质掺杂部分15A和第二杂质掺杂部分15B可以不是互补的，并且，通过在第一杂质掺杂部分15A与第二杂质掺杂部分15B之间形成扩散阻挡部分15C(即，未掺杂区)，在设计规则上存在使空间限定值大于重叠限定值的效果。因此，即使在比比较示例的N-P空间更小的N-P空间中，也可以确保器件特性，而不会引起由于相互扩散而可能发生的器件性能的劣化。另外，由于形成扩散阻挡部分15C的工艺采用了独立的掩模工艺以原样地形成第一杂质掺杂部分15A和第二杂质掺杂部分15B，因此可能没有额外的工艺或工艺的变化。

如上所述，根据本发明的实施例，在应用双聚栅极工艺的半导体器件中，考虑到掺杂杂质的扩散系数，可以独立设定第一杂质掺杂部分15A和第二杂质掺杂部分15B。因此，可以防止因相互扩散而导致的NMOS和PMOS性能劣化，并减小N-P空间。由于由NMOS和PMOS组合形成的CMOS电路必须在与NMOS区和PMOS区相邻的位置，因此由两个区域之间的距离限定的N-P空间的减小可能导致形成CMOS电路的基本布局元件的尺寸的减小。因此，能够获得减少总电路面积的效果。

另外，考虑到通过在NMOS与PMOS之间的信号传输来执行CMOS电路的操作，N-P空间的减小可能不可避免地具有缩短布线层的长度的效果，该布线层是为NMOS与PMOS之间的信号连接而形成的。缩短用于信号传输的导线的长度可能意味着布线层的电阻和电容都被降低。这可能降低在RC延迟中定义的时间常数，从而提高半导体器件之间的信号传输速率的速度。快速的信号传输速率可以提高半导体电路的整体运行速率。

在相互扩散现象中内部扩散和外部扩散之间的扩散系数的差异可能由于诸如以下的各种原因而出现：当栅极材料的特性不同时的情况，特别是使用具有使用金属-硅结的复杂横截面结构的栅极结构的情况，除指定为磷或硼的典型杂质以外的不同种类的杂质的情况，或者注入诸如碳(C)、氮(N)和氟(F)的电惰性杂质的情况。

因此，根据本发明的另一个实施例，如图6所示，扩散阻挡部分15D可以包括掺杂有N型杂质和P型杂质的中性区(neutral region)。这并不是本发明实施例的在相互扩散现象中内部扩散的扩散系数不大于外部扩散的扩散系数的情况，而是相反的情况，并且因此，根据设计规则，重叠限定值可以设定为大于空间限定值。

图3A至图3D是图示了根据本发明实施例的用于制造半导体器件的方法的截面图。

参照图3A，隔离区12和有源区13可以被形成在衬底11中。

衬底11可以包括半导体衬底。衬底11可以例如由含硅的材料形成。衬底11可以包括例如硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、其组合或其多层。

有源区13可以由隔离区12限定。隔离区12可以是由沟槽刻蚀工艺形成的浅沟槽隔离(STI)区。可以通过用电介质材料填充浅沟槽(例如，隔离沟槽)来形成隔离区12。隔离区12可以包括例如氧化硅、氮化硅或其组合。

有源区可以根据注入衬底11的杂质的导电类型而由第一有源区13A和第二有源区域13B形成。例如，第一有源区13A可以被形成为PMOS区，而第二有源区13B可以被形成为NMOS区。

随后，栅极电介质层14可以形成在衬底11之上。在一个实施例中，栅极电介质层14可以直接形成在衬底11上，并且与第一有源区13A、第二有源区13B和隔离区12的顶表面接触。栅极电介质层14可以包括例如氧化硅。

随后，栅极层15可以形成在栅极电介质层14之上。栅极层15可以直接形成在栅极电介质层14上。栅极层15可以包括导电材料。例如，栅极层15可以包括多晶硅。栅极层15可以包括未掺杂的(固有的)多晶硅。栅极层15可以例如通过化学气相沉积(Chemical VaporDeposition)来形成。

参照图3B，第一掩膜层16可以被形成在第二有源区13B和隔离区12之上。第一掩膜层16可以直接形成在第二有源区13B和隔离区12上。第一掩膜层16可以打开第一有源区13A和一部分隔离区12。这是为了确保器件的特性，这些特性能够抵抗工艺分散(dispersion)，该工艺分散包括可能在工艺期间发生的对准误差。

随后，可以执行用于形成第一杂质掺杂部分15A的第一离子注入101。当第一有源区13A是PMOS区时，第一杂质掺杂部分15A可以包括P型杂质。该P型杂质可以包括例如第3族元素。第3族元素可以包括例如硼(B)。

随后，尽管未图示出，但在完成第一离子注入101之后，可以去除第一掩膜层16。当第一掩膜层16包括光敏膜时，可以通过剥离工艺(strip process)来执行第一掩膜层16的去除工艺。

参照图3C，第二掩膜层17可以被形成在第一有源区13A和隔离区12之上。第二掩膜层17可以直接形成在第一有源区13A和隔离区12上。第二掩膜层17可以打开第二有源区13B和一部分隔离区12。这是为了确保器件的特性，这些特性能够抵抗工艺分散，该工艺分散包括可能在工艺期间发生的对准误差。

随后，可以执行第二离子注入102，以形成第二杂质掺杂部分15B。当第二有源区13B是NMOS区时，第二杂质掺杂部分15B可以包括N型杂质。N型杂质可以包括例如第5族元素。该第5族元素可以包括例如磷(P)。

随后，尽管未图示出，但在完成第二离子注入102之后，可以去除第二掩膜层17。当第二掩膜层17包括光敏膜时，可以通过剥离工艺来执行第二掩膜层17的去除工艺。

参照图3D，可以通过第一离子注入和第二离子注入(参见101、102、图3B和图3C)来形成第一杂质掺杂部分15A、第二杂质掺杂部分15B和位于第一杂质掺杂部分15A与第二杂质掺杂部分15B之间的扩散阻挡部分15C。扩散阻挡部分15C可以接触第一杂质掺杂部分15A和第二杂质掺杂部分15B。由于在第一离子注入工艺101和第二离子注入工艺102期间由第一掩膜层和第二掩膜层(参见16、17、图3B和3C)保护的栅极层15未掺杂有杂质，因此可以将扩散阻挡部分15C保持为未掺杂区。

图4是图示了根据本发明的一个实施例的半导体器件的另一个示例的透视图。

参照图4，衬底11可以包括第一有源区13A、第二有源区13B以及位于第一有源区13A与第二有源区13B之间的隔离区12。另外，可以在衬底11的栅极区中形成凹陷图案R。凹陷图案R可以形成为跨过第一有源区13A、第二有源区13B和隔离区12。然后，可以形成栅极层15，以间隙填充凹陷图案R并跨过第一有源区13A、第二有源区13B和隔离区12。栅极层15可以包括：与第一有源区13A重叠的第一杂质掺杂部分15A、与第二有源区13B重叠的第二杂质掺杂部分15B以及在第一杂质掺杂部分15A与第二杂质掺杂部分15B之间的扩散阻挡部分15C。第一杂质掺杂部分15A还可以包括与隔离区12部分重叠的延伸部分15AE。第二杂质掺杂部分15B还可以包括与隔离区12部分重叠的延伸部分15BE。栅极电介质层14可以形成在栅极层15与衬底11之间。

图5是图示了根据本发明的一个实施例的半导体器件的又一个示例的透视图。

参照图5，衬底11可以包括第一有源区13A、第二有源区13B以及位于第一有源区13A与第二有源区13B之间的隔离区12。另外，鳍形图案F可以形成在衬底11的栅极区中。鳍形图案F可以形成为横跨在第一有源区13A、第二有源区13B和隔离区12之上。另外，还可以形成栅极层15，该栅极层15覆盖鳍形图案F的上部并横跨在第一有源区13A、第二有源区13B和隔离区12之上。栅极层15可以包括：与第一有源区13A重叠的第一杂质掺杂部分15A、与第二有源区13B重叠的第二杂质掺杂部分15B，以及在第一杂质掺杂部分15A与第二杂质掺杂部分15B之间的扩散阻挡部分15C。第一杂质掺杂部分15A还可以包括与隔离区12部分重叠的延伸部分15AE。第二杂质掺杂部分15B还可以包括与隔离区12部分重叠的延伸部分15BE。栅极电介质层14可以形成在栅极层15与衬底11之间。

第一杂质掺杂部分15A和第二杂质掺杂部分15B可以覆盖相应的第一有源区13A和第二有源区13B的鳍形图案F的顶表面和侧表面。第一杂质掺杂部分15A和第二杂质掺杂部分15B可以远离鳍形图案F而横向延伸，以覆盖相应的第一有源区13A和第二有源区13B的一部分。

根据本发明的一个实施例，可以通过防止晶体管的性能劣化来提高半导体器件的可靠性。

虽然已经就具体的实施例描述了本发明，但对于本领域的技术人员来说，将显而易见的是，在不偏离所附权利要求所限定的本发明的精神和范围的情况下，可以做出各种变化和修改。