具体实施方式

下面描述本发明的各种说明性实施例。为了清楚起见，在本说明书中没有描述实际实施方式的所有特征。当然，应当理解，在任何这样的实际实施例的开发中，必须做出许多特定于实施方式的决定来实现开发者的特定目标，例如遵守与系统有关和与业务有关的约束，这些约束从一种实施方式到另一实施方式将会有所不同。此外，将认识到，这样的开发工作可能复杂且耗时，但是对受益于本公开的本领域普通技术人员而言仍将是例行的工作。

现在将参考附图描述本发明主题。在附图中示意性地描绘的各种结构、系统和器件仅出于解释的目的，以便不使本公开的内容被本领域技术人员公知的细节混淆。然而，包括附图是为了描述和解释本公开的说明性示例。在此使用的单词和短语应该被理解和解释为具有与相关领域的技术人员对这些单词和短语的理解一致的含义。术语或短语的特殊定义，即与本领域技术人员所理解的普通和惯常含义不同的定义，并不旨在通过本文中对术语或短语的一致使用来暗示。在术语或短语旨在具有特殊含义(即，除本领域技术人员所理解的含义之外的含义)的情况下，这样的特殊定义将在说明书中以直接、明确地提供术语或短语的特殊定义的明确方式明确地阐述。在阅读完本申请之后，对于技术人员而言显而易见的是，本文公开的方法可用于制造各种不同的产品，其中包括但不限于逻辑产品、存储设备等。

本领域技术人员在完全阅读本申请之后还将理解，在附图中未示出各种掺杂区域，例如源区/漏区、晕圈注入区、阱区等。当然，本文公开的发明不应被认为限于本文示出和描述的说明性示例。可以使用多种不同的材料并通过执行多种已知的工艺操作(例如化学气相沉积(CVD)、原子层沉积(ALD)、热生长工艺、旋涂技术等)来形成本文所述的各种组件、结构和材料层。这些各种材料层的厚度也可以根据特定应用而变化。参考附图，现在将更详细地描述本文公开的方法和器件的各种说明性实施例。参考附图，现在将更详细地描述本文公开的方法和产品的各种说明性实施例。

图1至图18示出了包括单个有效鳍FinFET晶体管器件和电气无效鳍应力减小结构的IC产品100以及制造这样的IC产品的方法的各种新颖实施例。IC产品100将形成在半导体衬底102上和半导体衬底102上方(见图2)。半导体衬底102可以具有各种构造，例如体硅构造。衬底102还可以具有绝缘体上半导体(SOI)构造，其包括基底半导体层、掩埋绝缘层和位于掩埋绝缘层上方的有源半导体层，其中形成在衬底上的晶体管器件(未示出)形成在有源半导体层中和有源半导体层上方。衬底102可以由硅制成，或者可以由硅以外的材料制成。因此，术语“衬底”或“半导体衬底”应被理解为涵盖所有半导电材料以及这样的材料的所有形式。

图1(平面图)和图2(截面图)示出了在执行已知的制造技术以在衬底102中形成多个鳍104A-K(使用数字104合称)之后的IC产品100。在一个说明性的工艺流程中，跨整个衬底102形成鳍104。为了形成鳍104，在衬底102上方形成图案化的鳍形成蚀刻掩模(未示出)，例如二氧化硅层(例如衬垫(pad)氧化物)和氮化硅层(例如衬垫氮化物)的组合。此后，通过图案化的鳍形成蚀刻掩模执行一个或多个蚀刻工艺，以在衬底102中限定多个鳍形成沟槽111。该蚀刻工艺导致鳍104的形成。图案化的鳍形成蚀刻掩模将最终在后续处理操作中被去除。

通常，IC产品100可以包括多个FinFET晶体管器件，其中每个FinFET晶体管器件可以包括任何所需数量的鳍104。然而，IC产品100还包括至少一个FinFET晶体管器件，并且所述至少一个FinFET晶体管器件只有单个参与FinFET器件的电活动的有效鳍104，即，当器件工作时，载流子(电子或空穴)仅流过单个鳍。本文公开的FinFET器件可以是N型或P型器件。当然，IC产品上也可以存在其他器件和结构，例如平面晶体管器件、垂直晶体管器件、电阻器等。

鳍104的高度和截面形状也可以根据特定应用而变化。在本文所示的示例中，鳍104将被描绘为具有简单的矩形截面形状，该矩形截面形状在鳍104的整个高度上具有基本均匀的横向宽度(沿栅极宽度方向)。在实际的器件中，鳍104可以具有锥形截面形状，其中FinFET器件的栅极宽度方向上的鳍104的上表面宽度(即，顶部临界尺寸)小于栅极宽度方向上的鳍104的底部宽度。另外，鳍104的轴向长度也可以根据特定应用而变化，例如，不同晶体管器件上的鳍104的轴向长度可以彼此不同。因此，鳍104的尺寸和形状以及它们的制造方式不应被认为是对本公开主题的限制。鳍104可以形成为具有任何所需的鳍间距。当然，IC产品上的鳍104可以全部形成为具有均匀的间距，或者可以形成为具有不均匀的间距，一些鳍形成为具有第一间距，而其他鳍形成为具有不同于第一间距的间距。在IC产品上可以使用多于两个的不同鳍间距。另外，本文公开的FinFET器件的栅极结构可以使用公知的先栅极或替代栅极制造技术来制造。

图3示出了通过执行传统的制造技术在产品100上形成图案化的鳍切割(fin-cut)蚀刻掩模106(例如，图案化的光致抗蚀剂/BARC层)之后的IC产品100。鳍切割蚀刻掩模106暴露出需要被去除的鳍104的部分以及衬底102中将形成深隔离结构的区域。如将在下面更全面地描述的，在一个说明性实施例中，鳍104E将是多个单鳍FinFET器件中的每一个的单个有效鳍104E，即，当器件工作(即，被接通)时，载流子(电子或空穴)仅流过单鳍FinFET器件的单个有效鳍104E。

另外，鳍104F的一部分将是单个有效鳍104E的电气无效或“虚设”鳍应力减小结构108(见图4)。在当单鳍FinFET器件工作(即，被接通)时载流子(电子或空穴)将不流过虚设鳍应力减小结构108到达IC产品上的金属化系统(或布线系统)的任何部分的意义上，虚设鳍应力减小结构108相对于单鳍FinFET器件是电气无效的。而且，虚设鳍应力减小结构108相对于IC产品上形成的任何其他FinFET器件也是电气无效的，与这些其他FinFET器件可能具有的鳍数量无关。

图4(平面图)和图5(截面图)示出了执行若干工艺操作之后的IC产品100。首先，通过图案化的鳍切割蚀刻掩模106执行一个或多个蚀刻工艺，以去除鳍104的暴露部分并在衬底102中形成深隔离沟槽112(见图5)。接着，去除鳍切割蚀刻掩模106。然后，形成绝缘材料114的层以过度填充沟槽111和112，使得在最初沉积后，绝缘材料114的层的上表面高于鳍104的上表面。绝缘材料114的层例如可以由可流动氧化物(FCVD)、旋涂氧化物(SOD)、二氧化硅、HDP氧化物或HARP氧化物等构成。此时，执行一个或多个平面化工艺(例如，CMP和/或回蚀工艺)以去除部分绝缘材料114的层并暴露鳍104的上表面。接着，执行定时的凹陷(recess)蚀刻工艺以去除绝缘材料114的层的垂直厚度的一部分。凹陷蚀刻工艺执行足够时长，以使绝缘材料114的层具有基本平面的凹陷上表面114R，该凹陷上表面114R位于沟槽111内所需的高度水平。绝缘材料114的层的凹陷量可根据具体应用而变化。该凹陷蚀刻工艺暴露出FinFET器件的鳍104的期望的最终鳍高度。这些工艺操作还导致在衬底102中形成将相邻的晶体管器件彼此电隔离的深隔离结构110(包括绝缘材料114)。如本领域技术人员将理解的，深隔离结构110包括定位在深隔离沟槽112中和深隔离沟槽112上方的绝缘材料114。深隔离结构110延伸到衬底中的鳍形成沟槽111的深度下方的深度，并且深隔离结构110中绝缘材料114的垂直厚度大于定位在鳍形成沟槽111上方的绝缘材料114的部分的垂直厚度。

继续参考图4和图5，从衬底102的所示部分中完全去除了鳍104C、104D和104G。在鳍切割工艺期间，还去除了鳍104H-J的轴向长度的一部分。最终晶体管器件的栅极长度(GL)和栅极宽度(GW)方向在图4和图5中示出。如上所述，鳍104E将是多个单鳍FinFET器件中的每一个的单个有效鳍，而鳍104F的一部分将变为用于单个有效鳍104E的电气无效虚设鳍应力减小结构108。

鉴于单个有效鳍的尺寸非常小，特别是在器件的栅极宽度方向上的尺寸非常小，这样的单个有效鳍104E是相对脆弱的结构。此外，当邻近单个有效鳍104E定位的深隔离结构110具有相对较大的区域时，深隔离结构110中的绝缘材料114会在鳍104E上施加倾向于将鳍104E拉开的拉伸应力(如图5中的箭头117所示)，并会导致在鳍104E的鳍晶体结构中形成引发应力的缺陷(未示出)。单个有效鳍104E中的这种引发应力的缺陷会导致最终FinFET器件的工作性能下降。更具体地，在一些应用中，可以在形成绝缘材料114的层之后对该层执行一个或多个湿式或干式退火工艺。在一些情况下，绝缘材料114的层可以在执行这些退火工艺中的一者或多者期间收缩约5-15％。绝缘材料114的层的收缩导致在单个有效鳍104E上施加的拉伸应力117。虚设鳍应力减小结构108的目的是减小施加在单个有效鳍104E上的应力，从而减少在单个有效鳍104E中形成引发应力的缺陷的机会。在图4和图5所示的示例中，虚设鳍应力减小结构108被定位在单个有效鳍104E所位于的同一单元内。然而，如将在下面更全面地描述的，在一些应用中，虚设鳍应力减小结构108可以被定位在包含单个有效鳍104E的单元之外的单元中。

参考图4，存在深隔离结构110的较大部分110X，其被定位在鳍104E和鳍104K之间以及鳍104H-J的切割端之间。在没有形成虚设鳍应力减小结构108的情况下，深隔离结构110的在单个有效鳍104E上施加应力的部分110X的(沿栅极宽度方向的)尺寸将是尺寸110Y。然而，由于虚设鳍应力减小结构108的形成，深隔离结构110的在单个有效鳍104E上施加应力的部分110X的(沿栅极宽度方向的)尺寸减小至尺寸110W。在这两种情况下，深隔离结构110的部分110X的(沿栅极长度方向的)尺寸110L是相同的。

由于在单个有效鳍104E和深隔离结构110的部分110X之间形成了虚设鳍应力减小结构108，因此，深隔离结构110的部分110X中的绝缘材料114的体积减小了，这样，施加在单个有效鳍104E上的应力117减小。虚设鳍应力减小结构108还通过向单个有效鳍104E提供机械支撑而减小作用于单个有效鳍104E上的应力。即，在没有虚设鳍应力减小结构108的情况下，由深隔离结构110的部分110X产生的应力将仅作用于单个有效鳍104E。然而，在虚设鳍应力减小结构108就位的情况下，由深隔离结构110的部分110X产生的应力现在作用于两个鳍上——单个有效鳍104E和虚设鳍应力减小结构108上。换言之，由深隔离结构110的部分110X产生的应力保持不变，但是该应力现在作用于较大的区域上，从而在两个鳍之间分散了应力。结果，单个有效鳍104E(和虚设鳍应力减小结构108)中的应变减小，这将导致单个有效鳍104E中引起应变的缺陷减少。

在图1至图7所示的说明性示例中，单个有效鳍104E形成为具有第一鳍间距，虚设鳍应力减小结构108形成为与单个有效鳍104E相距单个鳍间距。对于图1至图7所示的实施例，仿真数据表明，虚设鳍应力减小结构108的形成可以将单个有效鳍104E上的最大应变能密度(MPa)减小多达约10％，并且可以将单个有效鳍104E上的平均应变能密度(MPa)减小约14.5％。此外，应变减小可以在大于虚设鳍应力减小结构108的轴向长度108L的尺寸上沿着单个有效鳍104E(在栅极长度方向上)的轴向长度发生。

当然，可以在单个有效鳍104E上形成若干个不同的单鳍FinFET器件。虚设鳍应力减小结构108的物理尺寸，例如其轴向长度108L(在栅极长度方向上)，可以根据具体应用而变化。在一个说明性实施例中，虚设鳍应力减小结构108的轴向长度108L可以基本等于深隔离结构110的部分110X(在栅极长度方向上)的尺寸110L。在其他应用中，轴向长度108L可以不同于(即小于或大于)尺寸110L。在该特定实施例中，虚设鳍应力减小结构108是相邻鳍(例如，鳍104F)的一部分，其形成为与单个有效鳍104E相距一个鳍间距，但是并非在所有应用中均是如此，下面将对此进行更全面的讨论。

在图4所示的示例中，单个有效鳍104E包括相反的第一侧壁和第二侧壁104S1和104S2，其中侧壁104S1被定位成比第二侧壁104S2更靠近深隔离结构110的部分110X。在一个实施例中，虚设鳍应力减小结构108可以邻近单个有效鳍104E的第一侧壁104S1形成。在这种情况下，当从上方观察时，虚设鳍应力减小结构108的至少一部分被定位在单个有效鳍104E和深隔离结构110的部分110X之间。然而，在其他应用中，虚设鳍应力减小结构108可以邻近单个有效鳍104E的相反侧104S2形成。在该后一种情况下，虚设鳍应力减小结构108仍通过提供机械支撑(即增强单个有效鳍104E)来减小施加在单个有效鳍104E上的应力，而不减小位于深隔离结构110的部分110X中的绝缘材料114的体积。在进一步另外的应用中，也可以邻近在单个有效鳍104E的两侧104S1、104S2附近都形成电气无效虚设鳍应力减小结构108。在这种情况下，形成在鳍104E的两个相反侧上的鳍应力减小结构108不需要具有相同的物理尺寸，但是在某些应用中可能是这种情况。

本领域技术人员在完全阅读本申请之后将理解，在电气无效虚设鳍应力减小结构108上方可以形成或可以不形成导电栅极结构。图6(平面图)和图7(截面图)示出了在IC产品100上形成简单化描绘的栅极130之后的IC产品，其中栅极130B形成在虚设鳍应力减小结构108和单个有效鳍104E上方。图8(平面图)示出了其中栅极130B仅形成在单个有效鳍104E上方的IC产品的实施例(未提供该实施例的截面图)。如上所述，本文公开的晶体管器件的栅极130的栅极结构可以通过执行先栅极或替代栅极制造技术来形成。图7所示的截面图中示出的栅极130已经用标号130A至130C标记以便于参考。参考图7，每个栅极130包括栅极结构131、侧壁间隔物(spacer)138和栅极帽盖136，如下面更完整地描述的。参考图7，在一种说明性的替代栅极制造技术中，包括初始(或牺牲)栅极帽盖层的所谓的“虚设”或牺牲栅极结构(未示出)最初形成在衬底102上方并被图案化。此后，邻近图案化的虚设栅极结构/帽盖层形成至少一个侧壁间隔物138。当执行许多工艺操作以形成器件(例如，形成抬升的掺杂源/漏区)时，虚设栅极结构保留在原位，从而执行退火工艺以修复对衬底的损坏等。在这样的替代栅极工艺流程中的某一时刻，通过相对于绝缘材料层140执行化学机械抛光(CMP)工艺来去除初始栅极帽盖层，以暴露出虚设栅极结构以做进一步处理。之后，执行一个或多个蚀刻工艺以去除虚设栅极结构，这导致形成由间隔物138的内表面横向限定的栅极腔(未示出)。

接下来，执行各种工艺操作以形成每个FinFET器件的说明性最终栅极结构131和最终栅极帽盖136。例如，在去除虚设栅极之后，可以执行保形化学气相沉积(CVD)或原子层沉积(ALD)工艺以在栅极腔中形成由高k绝缘材料(例如，氧化铪、二氧化硅等)层构成的保形栅极绝缘层132。此后，可以在栅极绝缘层132上方在栅极腔中沉积(将成为栅电极134的)一个或多个金属或金属合金层和/或多晶硅层。然后执行CMP工艺以去除位于栅极腔外部以及绝缘材料层140上方的所沉积的材料层的多余部分。这些操作导致示意性地示出的最终栅极结构131。在栅极腔中形成最终替代栅极结构131的材料之后，执行定时的凹陷蚀刻工艺以使最终替代栅极结构131的材料凹陷，从而为将在最终替代栅极结构131的凹陷材料上方的替代栅极腔中形成的最终栅极帽盖136留出空间。栅极帽盖136通过以下方式形成：即，在整个衬底上以及在最终替代栅极结构131的凹陷材料上方的栅极腔中沉积栅极帽盖材料(例如氮化硅)的层，随后执行CMP工艺以去除位于绝缘材料层140的上表面上方的多余栅极帽盖材料。当然，NFET器件和PFET器件的栅极结构131的构造材料可以不同。本文所示的栅极结构131旨在在本质上是代表性的，因为它们旨在表示可以在IC产品上形成的任何类型的栅极结构。请注意，在一个说明性实施例中，栅极结构131位于单个有效鳍104E周围以及虚设鳍应力减小结构108周围。

图9至图11示出了IC产品100的另一说明性实施例，其中虚设鳍应力减小结构108形成为与单个有效鳍FinFET器件的单个有效鳍相距更远的距离处。在该特定示例中，IC产品100包括简单化描绘的第一单元141A的一部分和简单化描绘的第二单元141B的一部分(使用数字141合称)。在一个说明性示例中，每个单元141包括多个NFET和多个PFET器件。如本领域技术人员将理解的，实际的IC产品100可以包含数百万个这样的单元141，并且单元141可以具有各种不同的配置以及各种不同的物理尺寸，例如小单元、大单元、极大单元等。在一个实施例中，单元141可以是被称为标准单元的单元。这样的标准单元是多个NFET和多个PFET器件的集合或布置，这些器件具有固定高度以及等于技术节点的接触多间距的倍数的宽度。在某些应用中，这些单元被设计成使得这些单元可以彼此相邻对齐，而不会违反特定技术节点的最低基本法则。本领域技术人员在完全阅读本申请之后将理解，在一个说明性实施例中，虚设鳍应力减小结构108可以形成在IC产品的各种不同区域中的任何一个中，例如特定单元内部的电源轨区域、在单元边界处两个单元之间的共享电源轨区域、以及其中栅极结构接触的拾取区域等等。

在一个特定实施例中，FinFET器件的单个电气有效鳍104将形成在第一单元141A中，而用于单个有效鳍104E的虚设鳍应力减小结构108将形成在第二单元141B中。图9示出了在执行公知的制造技术以在衬底102中形成多个鳍104A-104P(使用数字104合称)之后的IC产品100。鳍104A-104F形成在第一单元141A的所示部分内，鳍104G-104P形成在第二单元141B的所示部分内。可以使用上述技术形成鳍104。

图10示出了通过执行传统的制造技术在产品100上形成图案化的鳍切割蚀刻掩模120(例如，图案化的光致抗蚀剂/BARC层)之后的IC产品100。与前面一样，该鳍切割蚀刻掩模120暴露出鳍104的需要被去除的部分以及衬底102中将形成深隔离结构110的区域。如将在下面更全面地描述的，在该说明性实施例中，鳍104D(在单元141A中)将是多个单鳍FinFET器件中的每一个的单个有效鳍，而鳍104K的一部分(在单元141B中)将是用于单个有效鳍104D的电气无效虚设鳍应力减小结构108。

图11示出了执行若干工艺操作之后的IC产品100。首先，通过图案化的鳍切割蚀刻掩模120执行一个或多个蚀刻工艺，以去除鳍104的暴露部分并在衬底102中形成深隔离沟槽112(未示出)。接着，去除鳍切割蚀刻掩模120。然后，绝缘材料114的层如上所述形成并且如上所述进行凹陷。该凹陷蚀刻工艺暴露了FinFET器件的鳍104的所需最终鳍高度。与前面一样，这些工艺操作还导致在衬底102中形成将相邻的晶体管器件彼此电隔离的深隔离结构110。在图10所示的说明性示例中，单个有效鳍104D形成为具有第一鳍间距，并且虚设鳍应力减小结构108形成为与单个有效鳍104D相距一定距离，其中该距离等于多个第一鳍间距。

继续参考图11，从衬底102的所示部分中完全去除了鳍104B、104C、104F、104G、104J、104L、104M和104P。在鳍切割工艺期间，还去除了鳍104E、104H、104I、104K、104N和104O的轴向长度的一部分。如上所述，在该实施例中，鳍104D将是多个单鳍FinFET器件中的每一个的单个有效鳍，而鳍104K的一部分是用于单个有效鳍104D的电气无效虚设鳍应力减小结构108。

与前面一样，存在较大部分110X，该部分110X被定位为邻近单个有效鳍104D，并且被定位在鳍104H-I和104N-O的切割端之间。在没有形成虚设鳍应力减小结构108的情况下，在单个有效鳍104D上施加应力的深隔离结构110的整个部分110X(在栅极宽度方向上)的尺寸将是尺寸110Y。然而，由于虚设鳍应力减小结构108的形成，在单个有效鳍104D上施加应力的深隔离结构110的部分110X(在栅极宽度方向上)的尺寸减小至尺寸110W。也就是说，由于虚设鳍应力减小结构108的形成，在单个有效鳍104D结构上施加应力的深隔离结构110的部分110X(例如，下半部)定位在虚设鳍应力减小结构108和单个有效鳍104E之间。与前面一样，在这两种情况下，深隔离结构110的部分110X的尺寸110L是相同的。与前面一样，在鳍104D和鳍104P之间形成虚设鳍应力减小结构108有效地减小了在单个有效鳍104D上施加应力的深隔离结构110的部分110X中的绝缘材料114的体积，因此较小的应力117施加在单个有效鳍104D上。

图12至图18示出了在IC产品100上包括虚设鳍应力减小结构108的IC产品100的另一说明性实施例，其中虚设鳍应力减小结构108将形成在IC产品的拾取(pick-up)区域中。另外，该实施例将反映出在将虚设鳍应力减小结构108定位于IC产品上的各种位置方面的灵活性，从而不会不利地影响晶体管器件的性能。图12示出了执行公知的制造技术以在衬底102中形成多个鳍104A-K(使用数字104合称)之后的IC产品100。可以使用上述技术形成鳍104。

图13示出了通过执行传统的制造技术在产品100上形成图案化的鳍切割蚀刻掩模122(例如，图案化的光致抗蚀剂/BARC层)之后的IC产品100。与前面一样，该鳍切割蚀刻掩模122暴露出需要被去除的鳍104的部分以及衬底102中将形成深隔离结构110的区域。如将在下面更全面地描述的，在该说明性实施例中，鳍104E将是多个单鳍FinFET器件中的每一个的单个有效鳍，而鳍104H的一部分将是用于单个有效鳍104E的电气无效虚设鳍应力减小结构108。

图14示出了执行若干工艺操作之后的IC产品100。首先，通过图案化的鳍切割蚀刻掩模122执行一个或多个蚀刻工艺，以去除鳍104的暴露部分并在衬底102中形成深隔离沟槽112(未示出)。接着，去除鳍切割蚀刻掩模122。然后，绝缘材料114的层如上所述形成并且如上所述进行凹陷。该凹陷蚀刻工艺暴露了FinFET器件的鳍104的所需最终鳍高度。与前面一样，这些工艺操作还导致在衬底102中形成将相邻的晶体管器件彼此电隔离的深隔离结构110。

继续参考图14，从衬底102的所示部分中完全去除了鳍104C、104D、104G和104I。在鳍切割工艺期间，还去除了鳍104F、104H、104J和104K的轴向长度的一部分。如上所述，在该实施例中，鳍104E将是多个单鳍FinFET器件中的每一个的单个有效鳍，而鳍104H的一部分是用于单个有效鳍104E的电气无效虚设鳍应力减小结构108。

与前面一样，存在深隔离结构110的较大部分110X，该部分110X被定位为邻近单个有效鳍104E，并且被定位在鳍104H和104J-K的切割端之间。与前面一样，由于形成了虚设鳍应力减小结构108，在单个有效鳍104E上施加应力的深隔离结构110的部分110X(在栅极宽度方向上)的尺寸减小至尺寸110W。与前面一样，形成虚设鳍应力减小结构108有效地减小了在单个有效鳍104E上施加应力的深隔离结构110的部分110X中的绝缘材料114的体积，因此较小的应力117施加在单个有效鳍104E上的。

图15示出了在IC产品100上形成上述栅极130之后的IC产品。通常，栅极130最初形成为细长的线型结构。在制造IC产品100的过程中的某个时刻，图15所示的初始栅极130将被切割成所需的轴向长度，从而形成用于各种晶体管器件的单独的栅极。

相应地，图16示出了将在其中切割栅极130的潜在图案化的栅极切割掩模层(未示出的层)中的开口132的位置。如图15所示，开口132定位在虚设鳍应力减小结构108的一部分上方。因此，如果通过开口132执行栅极切割操作，则虚线区域143中的栅极130的端部将接触虚设鳍应力减小结构108。这种情况将产生不希望的电容器结构，该电容器结构在每次给受影响的栅极结构通电时都会进行充电和放电，从而降低了器件性能。因此，通过开口132执行栅极切割工艺操作是不可接受的。此外，在虚设鳍应力减小结构108上方形成栅极结构可能使虚设鳍应力减小结构108至少在一定程度上是电气有效的。

相应地，图17示出了将在其中切割栅极130的开口132A的位置和另一潜在图案化的栅极切割掩模层(未示出的层)之后的IC产品。

图18示出了去除由开口132A暴露的栅极130的部分之后的IC产品。如所描绘的，邻近虚设鳍应力减小结构108的栅极130的切割端已经从虚设鳍应力减小结构108朝更远的方向移动了距离144，从而消除了上述形成不期望的电容器结构的问题。对于图12至图18所示的实施例，仿真数据表明，虚设鳍应力减小结构108的形成可以使单个有效鳍104E上的最大应变能密度(MPa)减小多达约5％，并且可以将单个有效鳍104E上的平均应变能密度(MPa)减小约7％。此外，此外，应变减小可以在大于虚设鳍应力减小结构108的轴向长度108L的尺寸上沿着单个有效鳍104E(在栅极长度方向上)的轴向长度发生(见图4)。

如上所述，在一个说明性实施例中，虚设鳍应力减小结构108对于通过将包括单个有效鳍的一个或多个单鳍FinFET器件的电流是电气无效的，即，电流将不流过虚设鳍应力减小结构108到达IC产品上的金属化系统(或布线系统)的任何部分。虚设鳍应力减小结构108对于通过IC产品上的任何其他FinFET器件的电流也是电气无效的，与这些其他FinFET器件上的鳍数量无关。

可以通过可单独采用和/或组合采用的多种不同技术来使虚设鳍应力减小结构108为电气无效的。例如，可以不在电气无效的虚设鳍应力减小结构108上方形成栅极130(如图8所示)。在其他情况下，在任何情形下都不形成与电气无效的虚设鳍应力减小结构108接触的导电源/漏金属化结构(例如，未示出的沟槽硅化物区域)，从而使得载流子(例如电子或空穴)在单鳍晶体管器件被接通时或在IC产品上的任何其他FinFET器件被接通时不流过电气无效的虚设鳍应力减小结构108。即使在虚设鳍应力减小结构108上方形成有效导电栅结构131的情况下(如图6和7所示)，也不形成与虚设鳍应力减小结构108接触的导电源/漏金属化结构(例如，未示出的沟槽硅化物区域)。就有源栅极结构131形成在虚设鳍应力减小结构108上方，并且在虚设鳍应力减小结构108和有效栅极结构131之间产生电容器而言，该情况应被理解为其中虚设鳍应力减小结构108对于单鳍FinFET器件的电操作仍然是电气无效的，即，对于通过单鳍FinFET器件的电流流动是电气无效的。因此，如在本文和所附权利要求书中使用的，术语“电气无效”应被理解为具有以上含义。

上面公开的特定实施例仅是说明性的，因为可以以受益于本教导的本领域技术人员显而易见的不同但等效的方式来修改和实践本发明。例如，可以以不同的顺序执行上述的工艺步骤。此外，除了在下面的权利要求书中所描述的以外，不旨在对本文所示的构造或设计的细节做出任何限制。因此，显然，可以改变或修改以上公开的特定实施例，并且所有这样的变化都被认为在本发明的范围和精神内。请注意，使用诸如“第一”、“第二”、“第三”或“第四”之类的术语来描述本说明书和所附权利要求书中的各种处理或结构仅用作这些步骤/结构的简写参考，并且不一定暗示按照这样的顺序执行/形成这样的步骤/结构。当然，根据确切的权利要求语言，可能需要或可能不需要这些处理的有序的序列。因此，本文所寻求的保护在以下权利要求书中阐述。