具体实施方式

为充分了解本发明的目的、特征及功效，兹借由下述具体的实施例，并配合所附的图式，对本发明做详细说明。

在下文中，本发明提出用于实现非易失性存储器的错误纠正的控制验证操作的技术的实施例，其中，用于所述非易失性存储装置的错误纠正的容错位(tolerated errorbit，TEB)值可在与编制操作相关的验证操作期间而被更新。在一些实施例中，所述容错位值将以某些方式来确定，使得所述非易失性存储装置将更可靠且避免特定编制数据削弱错误纠正的能力。

该项技术的实际应用，假设在特定应用情景下，计算设备(例如智能手机、便携式电脑或服务器等等)需要将少量的位的数据写入非易失性存储装置(例如闪存装置)，其中所述非易失性存储装置需要具有每Y个位组(bytes)有X位(bit)错误纠正码(errorcorrection code，ECC)的能力，举例来说，每512位组有8位错误纠正码。当所述非易失性存储装置的一部分(例如，特定页面)被编制时，验证操作针对所述非易失性存储装置的编制位(例如，所述页面的多个位)而执行，其中判断该等编制位是否包括超过所述容错位值的数量的错误位。如果错误位的数量小于或等于所述容错位值，判断该等编制位通过验证。如果所述错误位的数量超过所述容错位值，判断该等编制位验证失败，且所述页面将会再次编制，以此类推。一般来说，所述容错位值为固定数值，用以表示所述非易失性存储器的错误纠正能力。例如，在这种应用情景下，页面为512位组且所述容错位值为8。

发明人针对上述应用情景得到了一特定情况。在此情况中，来自所述计算设备且位数小于或等于所述容错位值的数据，被写入所述非易失性存储器中的空白区域，其中，在写入所述数据前，所述空白区域中的所有位具有相同的值。每当验证操作执行时，因为写入的数据少于或等于所述容错位值，因此所述数据的验证操作始终通过验证。在这种情况下，即使数据可能未正确编制，也不会再执行任何编制操作。因此，被认为已编制的所述数据将消耗错误纠正的能力。在最糟的情况中，如果所述数据因为未正确编制而损坏，所述计算设备可能会死机或中止运作。上述情况对于所述非易失性存储器来说至关重要。

请参考图1，图1为根据本发明实施例的用于非易失性存储装置的错误纠正的控制验证操作的方法的流程图。所述方法包括步骤S10及S20。

如步骤S10所示，将用于所述非易失性存储装置的错误纠正的容错位值设定为第一数值，以依据所述容错位值来控制多个验证操作，其中，所述第一数值小于用以所述非易失性存储器的错误纠正的容错位阈值。

如步骤S20所示，在所述非易失性存储装置的至少一部分被编制特定次数后，将所述容错位值从所述第一数值更新为第二数值，以依据所述容错位值来控制多个验证操作，其中，所述第二数值大于所述第一数值且小于或等于所述容错位阈值。

因此，所述方法可以避免错误纠正能力因为写入的数据小于或等于所述容错位值所造成的削弱。为便于说明起见，如上述的所讨论的应用情景中，当经历验证操作时，借由步骤S10，将所述容错位值设定为小于容错位阈值(例如8)的第一数值(例如0、1或2)，由于准备写入的数据(例如：少量的位数，如8、7个位或更少位)实质上大于所述容错位值(例如0、1或2)，则所述验证操作将会失败。在增量脉冲编制(incremental step pulseprogramming,ISPP)的技术应用于所述非易失性存储器的情况下，由于关于所述第一数值的所述容错位值的所述验证操作已失败，不管所述数据是否已正确地编制，编制操作将会被执行。在所述增量脉冲编制中，当所述非易失性存储器的至少一部分(例如：写入的少量位，如8、7个位或更少位的数据)被编制特定次数(例如：3或4次)的期间，所述验证操作可能重复地验证失败。借由步骤S20，所述容错位值从所述第一数值(例如0)更新为大于所述第一数值的第二数值(例如5、6、7或8)，以在所述非易失性存储装置被编制所述特定次数(例如：3或4)之后，依据所述容错位值控制所述多个验证操作，其中，所述第二数值小于或等于所述容错位阈值。借此，就算准备写入的数据的位数少于所述容错位阈值，准备写入的数据将被编制特定次数，因此增加数据被正确编制的机率。故所述方法可以避免所述非易失性存储装置的错误纠正能力因为准备写入的数据小于或等于所述容错位值而削弱，进而增进所述非易失性存储装置的可靠性。反之，在现有技术中，所述容错位值固定设定为所述容错位阈值，即使用了最大错误纠正能力，而此举导致准备写入的数据的位数小于所述容错位阈值时，所述编制操作将不会执行。

在一实施例中，所述容错位值是在脉冲数少于脉冲数阈值时被设定为所述第一数值。例如，在增量脉冲编制过程中，每执行一次编制操作，增加一脉冲数。请参考图2，当所述脉冲数少于脉冲数阈值，如图2中以符号A(如3或4)来表示，所述容错位值设定为所述第一数值，所述第一数值可为零或小于所述容错位阈值。

请参考图2，在一实施例中，当所述脉冲数等于或大于所述脉冲数阈值时，所述容错位值由所述第一数值(例如0)更新为所述第二数值，如图2中的元件符号B(如3或4)所指示。

请参考图3，图3为依据图1的一些实施例的用于非易失性存储装置的错误纠正的控制验证操作的方法。

如图3所示，所述方法包括与图1相同的步骤S10以及S20，且所述第二数值小于所述容错位阈值，并进一步包括步骤S30。如步骤S30所示，所述容错位值从所述第二数值渐进地增加至少一次或多次，以依据所述容错位值控制所述验证操作，其中所述增加的容错位值小于或等于所述容错位阈值。

在步骤S30的一些实施例中，所述容错位值可以利用相同的增加量(如1、2或3)或个别的增加量增加多次。

在图3的方法的一实施例中，例如，在所述非易失性存储器的一部分的增量脉冲编制过程中，当所述脉冲数小于一脉冲数值A1，如图4中以符号A1(例如4)来表示，所述容错位值借由图3的步骤S10而被设定为所述第一数值，其中所述第一数值可能为零或小于所述容错位阈值。当所述脉冲数等于所述脉冲数值A1(例如4)，借由图3中步骤S20，所述容错位值从所述第一数值(例如：0)更新为所述第二数值，例如图4中以容错位值B1(例如：1)来表示。然后，借由图3的步骤S30，所述容错位值从所述第二数值渐进地至少增加一次或多次。请参考图4，当所述脉冲数等于一脉冲数值A2(例如：5)，所述容错位值从所述第二数值(例如：容错位值B1)更新为容错位值B2(例如：3)。当所述脉冲数等于脉冲数值A3(例如：6)，所述容错位值从所述容错位值B2(例如：3)更新为容错位值B3(例如：4)。当所述脉冲数等于脉冲数值A4(例如：8)时，所述容错位值最后从所述容错位值B3(例如：4)更新为容错位值B4(例如：6)。以这种方式，对于所述非易失性存储器的一部分进行增量脉冲编制过程的例子来说，所述错误纠正能力可以被保留至所述脉冲数满足判断准则之后，例如所述脉冲数等于脉冲数值A1时，而且，就算准备写入的数据的位数小于所述容错位阈值，准备写入的数据将被编制特定次数，因此，所述数据被正确地编制的机率得以增进。此外，所述判断准则满足后，所述错误纠正能力可以被渐进地释放。因此，所述方法可以避免所述非易失性存储装置的所述错误纠正能力因为准备写入的数据小于或等于所述容错位值而削弱，进而增进所述非易失性存储装置的可靠性。

以下提供了依据前述图1、2、3或4的例子来实现所述方法的实施例。

在一实施例中，提出一种非易失性存储装置，其包括非易失性存储单元阵列、页缓冲电路以及控制逻辑电路。所述非易失性存储装置例如可为闪存装置。

该所述页缓冲电路耦接至所述非易失性存储单元阵列，所述控制逻辑电路耦接至所述非易失性存储单元阵列以及所述页缓冲电路。所述控制逻辑电路用以控制所述非易失性存储装置。

举例来说，所述控制逻辑电路可以被配置于实现依据前述图1、2、3或4的例子的所述方法。当所述控制逻辑电路控制所述非易失性存储单元阵列的至少一部分进行编制以及验证时，所述控制逻辑电路将容错位值设定为第一数值，以依据所述容错位值控制验证操作，其中，所述第一数值小于用于所述非易失性存储装置的错误纠正的容错位阈值；且在所述非易失性存储单元阵列的至少一部分编制特定次数之后，所述控制逻辑电路将所述容错位值从所述第一数值更新为第二数值，以依据所述容错位值控制验证操作，其中所述第二数值大于所述第一数值且小于或等于所述容错位阈值。

在一实施例中，所述控制逻辑电路是在脉冲数小于脉冲数阈值时，将所述容错位值设定为所述第一数值。

在一实施例中，所述控制逻辑电路将所述第一数值设定为零或小于所述容错位阈值的值。

在一实施例中，所述控制逻辑电路是在所述脉冲数等于或大于所述脉冲数阈值时，将所述容错位值从所述第一数值更新为所述第二数值。

在一实施例中，所述控制逻辑电路渐进地从所述第二数值增加所述容错位值至少一次，以依据所述容错位值控制验证操作，其中，所述增加的容错位值小于或等于所述容错位阈值。

请参考图5，图5为依据前述实施例的非易失性存储装置的方块图。如图5所示，非易失性存储装置1包括存储单元阵列10、X线解码器20、电压生成器30、页缓冲电路40、Y线解码器45、输入/输出缓冲器50以及控制逻辑电路60。为便于说明起见，所述非易失性存储装置1可为闪存装置，如NAND闪存装置。当然，本发明的实现不受限于上述例子。

该所述存储单元阵列10包括以与字元线(word line)连接的列形式和与位线(bitline)连接的行形式配置的多个存储单元。每一个存储单元储存1位数据或M位数据，其中M为大于1的整数。每一个存储单元可以利用电荷储存层来储存数据，如浮门或电荷获捕层、可变电阻或其他类型的存储单元。

该所述X线解码器20用以执行存储单元阵列10的多个列的选择及驱动操作。

该所述电压生成器30由所述控制逻辑电路60控制，并产生用以编制、擦除以及读取操作的多个电压(例如：编制电压、通过电压、擦除电压以及读取电压)。

所述页缓冲电路40以及所述Y线解码器45由所述控制逻辑电路60控制，且根据所述闪存装置的不同操作模式而作为感测放大器或写入驱动器。举例来说，在读取操作中，所述页缓冲电路40以及所述Y线解码器45作为感测放大器，用以感测来自被选择的列的被选择的存储单元的数据。举例来说，在编制操作中，所述页缓冲电路40以及所述Y线解码器45作为写入驱动器，用以根据编制数据来驱动被选择的列的被选择的存储单元。所述页缓冲电路40包括多个页缓冲器，对应于各个位线或位线对。

该所述输入/输出缓冲器50从所述页缓冲电路40以及所述Y线解码器45接收读取数据，并将读取数据传送至外部目的地，例如一计算设备。所述输入/输出缓冲器50通常与外部装置协同运作，例如存储控制器或主机协同运作。

该所述控制逻辑电路60用以控制所述非易失性存储装置1的操作。所述控制逻辑电路60可以被实现为包括位侦测器600、容错位侦测器610以及脉冲计数电路620。

例如，所述控制逻辑电路60可以被配置为利用位侦测器600接收数据，所述数据在验证操作中被所述页缓冲电路40以及所述Y线解码器45读取。所述控制逻辑电路60可判断所述至少一被选择的存储单元是否成功编制，举例来说，利用所述位侦测器600，依据所述页缓冲电路40读取的数据，并借由确认至少一选择的存储单元的阈值电压是否大于或等于相关的验证电平的方式来判断。

该容错位侦测器610响应于容错位值，可用于侦测所述页缓冲器40读取的数据是否包括小于或等于所述容错位值的错误位数量。所述容错位侦测器610可以以模拟电路及/或数字电路来实现，例如合适的电流侦测放大器、计数器以及逻辑电路。

该所述脉冲计数电路620用以计算所述脉冲数，举例来说，用于增量脉冲编制中。所述脉冲计数电路620可以数字电路来实现，例如合适的计数器和循序和/或组合逻辑电路。所述脉冲数可为程序脉冲数或擦除脉冲数。

该所述控制逻辑电路60可还包括一个或多个暂存器，其在于编制期间存储成功或失败的信息。例如，所述控制逻辑电路60依据在验证操作期间来自所述页缓冲电路40以及所述Y线解码器45的所述读取数据来判断是否所有被选择的存储单元已成功编制。

在一些实施例中，所述控制逻辑电路60可以被配置为实现图1的步骤S10以及S20或图3的步骤S10～S30，如依据前述图1、2、3或4的例子所述。举例来说，所述控制逻辑电路60可以被配置为读取所述脉冲计数电路620的所述脉冲数，且依据从所述脉冲计数电路620所接收的所述脉冲数来判断将所述容错位侦测器610的所述容错位值渐进地设定为所述第一数值、所述第二数值或其他数值的时机。

在其他实施例中，所述容错位侦测器610可被配置为与所述脉冲计数电路620耦接以接收容错位值，且所述脉冲计数电路620可以被配置为包括逻辑电路以存储脉冲数并至少依据所述脉冲数控制所述容错位侦测器。所述脉冲计数电路620的所述逻辑电路可被配置为读取存储于所述脉冲计数电路620中的所述脉冲数，并依据存储于所述脉冲计数电路620的所述脉冲数判断渐进地将所述容错位侦测器610的所述容错位值设定为所述第一数值、所述第二数值或其他数值的时机。当然，本发明的实现不受限于上述例子。

在一些实施例中，当编制及验证操作的程序执行于所述非易失性存储器的至少一部分时，可以执行图1或图3的方法。请参考图6，其示出编制及验证操作的程序，例如，增量脉冲编制的例子。图6的程序包括步骤S110至S160。

在步骤S110，编制电压V_PGM最初被设定为起始编制电压，其中循环指示符K被设定为1，且通过标志被设定为0。

在步骤S120，执行所述非易失性存储器的一部分(例如一页面)的编制操作。

在步骤S130，执行验证操作。在步骤S140，判断错误位的数量是否小于或等于所述容错位值。若判断为是，其代表所述验证操作为通过验证，其中所述通过标志被设定为1；且停止所述编制，如步骤S145所示。若判断为否，所述程序进一步进行步骤S150，以确认所述循环指示符K是否大于循环指示阈值。

在步骤S150，当判断为是，代表所述编制失败，如步骤S155所示。如果步骤S150的判断为否，所述程序进一步进行步骤S160，其中所述编制电压V_PGM增加一增加量，并增加所述循环指示符K，接着，所述程序进行步骤S120以执行下一个循环。

在一实施例中，步骤S140的容错位值可以由依据前述图1、2、3或4的例子中所述的方法来设定。

请参考图6以及图7，借由所述程序的多个循环，所述编制电压V_PGM将会渐进地被增加。在一些实施例中，当图6所示的所述编制及验证操作被交替执行时，依据图1或图3的所述方法可以被执行。

以下表1以及表2为依据图1以及图3的所述方法的两个例子，即在执行诸如增量脉冲编制的示例之类的程序时，其中所述编制电压(即ISPP电压)逐渐增加的例子。

表1示出了，所述容错位值初始设定为0，并于所述脉冲数等于4时被设定为7，即本例的最大容错位值。

表1

表2示出了所述容错位值初始设定为0，并渐进地增加，且当所述脉冲数等于4时，所述容错位值被设定为7。

表2

在一些实施例中，当所述脉冲数等于或超过脉冲数阈值，所述容错位值可被设为所述容错位阈值。所述脉冲数阈值可依据所述非易失性存储装置的效能或特性来决定。例如，所述脉冲数阈值可以依据所述非易失性存储装置的干扰值(disturb value)(例如一编制干扰、一导通电压(Vpass)干扰及/或设计电压(Vpp)干扰)及/或编制所需时间来决定。

在一些实施例中，当侦测到两个或多个连续通过验证，所述验证操作可被判断为通过验证。

因此，本发明提出了用于非易失性存储装置的控制验证操作的方法及其非易失性存储装置的实施例。借此，纵然准备写入的数据的位数小于所述容错位阈值，准备写入的数据仍被编制特定次数，因此可增进所述数据被正确编制的机率。故所述方法可以避免所述非易失性存储装置的错误纠正能力因为准备写入的数据小于或等于所述容错位值而被削弱，因此增进所述非易失性存储装置的可靠度。

本发明在上文中已以较佳实施例公开，然而本领域技术人员应理解的是，所述实施例仅用于描绘本发明，而不应解读为限制本发明的范围。应注意的是，举凡与所述实施例等效的变化与置换，均应设为涵盖于本发明的范畴内。因此，本发明的保护范围当以权利要求所界定的为准。