具体实施方式

一些op amp不仅具有如上文所提及的较大电容器，而且还支持用于A或AB类输出级的较大直流(DC)电流。op amp的输出级的跨导可随流入/流出负载的电流而变化。图1展示op amp 100的至少一部分的实例。在此实例中，op amp 100包含三个级—输入跨导级102，输出跨导级106，和耦合于输入跨导级102与输出跨导级106之间的跨导级104。输入跨导级102包含跨导(GM)放大器GM1(GM1还指代放大器的跨导的值)、电阻器R1及电容器C1。跨导级104包含GM放大器GM2(GM2还指代放大器的跨导的值)、电阻器R2及电容器C2。输出跨导级106包含晶体管M1和M2。M1的跨导是GMOUT。

GM放大器GM1是具有正(+)及负(-)输入以及正及负输出的差分放大器。电阻器R1及电容器C1在GM放大器GM1的正输出与负输出之间且横跨GM放大器GM2的正及负输入并联耦合。GM放大器GM2还具有正及负输入以及耦合到如所展示的电阻器R2和电容器C2的单个输出。电阻器R2及电容器C2在GM放大器GM2的输出与接地之间并联耦合。GM放大器GM2的输出还耦合到晶体管M1的控制输入。在此实例中，晶体管M1是p型金属氧化物半导体场效应晶体管(PMOS晶体管)，且晶体管M2是n型金属氧化物半导体场效应晶体管(NMOS晶体管)。晶体管M1的控制输入是M1的栅极，其耦合到GM放大器GM2、电阻器R2和电阻器C2的输出。M2的栅极在经标记为NBIAS的电压下偏置，所述电压足以开启晶体管M2且在饱和区中操作所述晶体管。晶体管M1和M2的漏极在提供op amp 100的输出电压的节点110处连接在一起。电容器CL在op amp 100外部，即，电容器CL经设置成与包括GM放大器GM1、GM放大器GM2、电阻器R1、电阻器R2、电容器C1、电容器C2、晶体管M1和晶体管M2的半导体裸片分离。电流源IDC表示到负载的DC电流。在此实例中，负载电流是“源”电流，这是因为所述电流从供应电压节点VDDA流动通过晶体管M1且通过负载到接地。

op amp 100的带宽通过下式给出：

BW＝GM1*R1*GM2*R2*GMOUT/CL (1)

其中BW是op amp的带宽。M1(GMOUT)的跨导随DC负载电流(IDC)而变。因此，GMOUT随负载电流增加而增加。此外，根据等式(1)，随着GMOUT增加，op amp 100的带宽(BW)也增加。由此，op amp的带宽与负载电流成正比。op amp的传递函数的非主导极位于通过1/(R1*C1)且通过1/(R2*C2)给出的频率处。尽管op amp的带宽随着负载电流增加而增加，但非主导极不会随着负载电流而按比例缩放且因此保持在1/(R1*C1)及1/(R2*C2)处。由此，当负载电流增加时，op amp的相位裕度会降低，且随着相位裕度变低(例如，15度)，输出电压将发生振荡。在图1的实例中，相位裕度随着负载电流增加而降低因此对到负载的DC电流施加了上限以避免不稳定性。

图2展示解决图1的op amp 100的不稳定性问题的op amp 200的至少一部分的实例。在此实例中，op amp 200包含四个级—输入跨导级202，输出跨导级208，及耦合于输入跨导级202与输出跨导级208之间的跨导级204及206。输入跨导级202包含GM放大器GM1、电阻器R1及电容器C1。跨导级204包含GM放大器GM2、电阻器R2及电容器C2。输出跨导级208包含晶体管M1和M2。

与图1的实例的状况一样，GM放大器GM1是具有正(+)及负(-)输入和正及负输出的差分放大器。电阻器R1及电容器C1在GM放大器GM1的正输出与负输出之间且横跨GM放大器GM2的正及负输入并联耦合。GM放大器GM2还具有正及负输入以及耦合到如所展示的电阻器R2和电容器C2的单个输出。电阻器R2及电容器C2在GM2的输出与接地之间并联耦合。

跨导级206包含晶体管M3及M4以及电阻器RD。在此实例中，晶体管M3是NMOS晶体管，且晶体管M4是PMOS晶体管。晶体管M4的源极耦合到供应电压节点VDDA。晶体管M3和M4的漏极连接在一起。晶体管M3的源极连接到电阻器RD。电阻器RD耦合于晶体管M3与接地之间。包含连接到晶体管M3的源极的电阻器RD意味着晶体管M3是“源极退化的”。由此，跨导级206包含源极退化的晶体管。GM放大器GM2的输出耦合到晶体管M3的栅极。晶体管M3的跨导是GM3，且晶体管M4的跨导是GM4。

输出跨导级包含晶体管M1和M2。晶体管M1是PMOS晶体管，且晶体管M2是NMOS晶体管。晶体管M1的跨导是GMOUT。晶体管M1的栅极连接到晶体管M4的栅极。晶体管M1和M4的栅极连接到晶体管M4的漏极。晶体管M1和M4经配置为电流镜，使得通过晶体管M4的漏极电流与通过晶体管M1的漏极电流成比例。晶体管M1和M2的漏极在提供op amp 200的输出电压的节点210处连接在一起。晶体管M2的源极连接到接地。外部电容器CL连接到节点210。

op amp 200的带宽通过下式给出：

其中GM3D是源极退化的晶体管M3的跨导，且经给定为：

GM3D＝GM3/(1+GM3*RD) (3)

如上文所解释，GMOUT随着DC负载电流而按比例缩放，且因此随着负载电流增加而增加。然而，由于晶体管M1和M4的电流镜配置，op amp 200的带宽同GMOUT与GM4的比率成比例，如可从以上等式2看出。此外，随着负载电流增加，通过晶体管M4的漏极电流由于晶体管M1和M4的电流镜配置也增加，且因此，GMOUT与GM4的比率不改变。增加通过晶体管M4的漏极电流会使得通过晶体管M3的漏极电流增加。由此，漏极电流晶体管M3与DC负载电流成比例。op amp 200的带宽部分地随GM3D而变。从等式(3)可看出，GM3D随着GM3变大而接近1/RD。即，GM3D随着负载电流增加而增加，但由于晶体管M3为源极退化的而在1/RD下饱和。总之，包含源极退化的晶体管M3的效应为op amp 200的带宽几乎不会像图1的op amp 100的状况那样随着DC负载电流的改变而显著地改变。因此，op amp 200在DC负载电流的较大范围内比op amp 100更稳定(具有更大相位裕度)。

图3展示图2的op amp 200的更详细示意图。针对GM放大器GM1和GM2展示额外细节。在此实例中，GM放大器GM1包含NMOS晶体管M5、M6及M9以及PMOS晶体管M7及M8。晶体管M7和M8的源极连接到供应电压节点VDDA。晶体管M5和M7的漏极在节点310处连接在一起，且晶体管M6和M8的漏极在节点320处连接在一起。来自图2的电阻器R1在图3的实例中实施为在节点310与320之间串联连接的两个电阻器R1A和R1B。串联连接的电阻器R1A和R1B的中间连接点325连接到晶体管M7和M8的栅极。晶体管M5和M6的源极连接在一起且连接到M9的漏极。晶体管M9的源极连接到负供应电压节点VSSA。晶体管M9的栅极经由偏置电压BIAS1偏置，以使得尾电流流动通过晶体管对M7和M5，或流动通过晶体管对M8和M6，这取决于晶体管M5和M6的栅极上的输入电压的相对大小。晶体管M6的栅极上的输入电压是参考电压VREF，且晶体管M5的栅极上的输入电压是来自节点210的输出电压。在一个实例中，来自图2的电容器C1是节点310和320上的寄生电容。节点310上的寄生电容是晶体管M10的栅极寄生电容、晶体管M5的漏极寄生电容和晶体管M7的漏极寄生电容的总和。节点320上的寄生电容是晶体管M11的栅极寄生电容、晶体管M8的漏极寄生电容和晶体管M6的漏极寄生电容的总和。

来自跨导级202的输出横跨如所展示的节点310和320而获取。跨导级204包含晶体管M10到M18。在此实例中，晶体管M10、M11、M12、M17和M18是NMOS晶体管，且晶体管M13、M14、M15和M16是PMOS晶体管。节点310连接到晶体管M10的栅极，且节点320连接到晶体管M11的栅极。晶体管M10和M11包括跨导级204的输入晶体管。晶体管M10和M11的源极连接在一起且连接到晶体管M12的漏极。晶体管M12的栅极在偏置电压BIAS2下偏置以使得尾电流流动通过晶体管M10或流动通过晶体管M11，这取决于晶体管M10和M11的栅极上的跨导级204输入电压的相对大小。

晶体管M13和M14的源极连接在一起且连接到供应电压节点VDDA。晶体管M13和M14的栅极连接在一起且连接到偏置电压BIAS3。晶体管M13的漏极连接到晶体管M15的源极，且晶体管M14的漏极连接到晶体管M16的源极。晶体管M15和M16的栅极连接在一起且连接到偏置电压BIAS4。晶体管M15和M17的漏极在节点330处连接在一起。晶体管M16和M18的漏极在节点340处连接在一起。来自图2的电阻器R2连接于如所展示的节点330与340之间。晶体管M17的漏极和源极连接在一起，以及连接到晶体管M18的栅极。晶体管M12、M17和M18的源极连接在一起且连接到负供应电压节点VSSA。节点340连接到晶体管M3的栅极。电容器C2是晶体管M3的寄生电容、晶体管M16的漏极寄生电容和晶体管M18的漏极寄生电容的总和。

图4展示实例op amp 400，其类似于图1的op amp但具有包括PMOS晶体管M20和NMOS晶体管M21的输出跨导级408。跨导级102和504分别地与图1的级102和104相同或类似。晶体管M20的源极连接到供应电压节点VDDA，且其漏极在输出节点410处连接到晶体管M21的漏极且连接到如所展示的电容器CL。晶体管M21的源极连接到接地。在此实例中，负载电流是“渗入”电流，这是因为电流从供应电压节点VDDA流动通过负载且流动通过晶体管M21到接地。op amp 400的带宽是由以上等式(1)决定，且因此op amp 400遭受与op amp 100相同的稳定性问题(由于DC负载电流IDC增加而引起的不稳定性)。

图5是op amp 500的实例，其以与上文关于图3所描述大致相同的方式来解决图4的op amp 400的稳定性问题。即，中间跨导级406包含于跨导级504与输出跨导级408之间。跨导级406包含晶体管M3A、M4A和电阻器RDA。在此实例中，晶体管M4A是NMOS晶体管，且晶体管M3A是PMOS晶体管。晶体管M4A的源极连接到接地，且晶体管M4A和M3A的漏极连接在一起。晶体管M4A和M21的栅极连接在一起且连接到晶体管M4A的漏极。晶体管M4A和M21的源极连接在一起。由此，晶体管M4A和M21经配置为电流镜，如同图2的实例中的晶体管M1和M4的状况。

电阻器RDA经连接于晶体管M3A的源极与供应电压节点VDDA之间，进而将晶体管M3A配置为源极退化的晶体管，如同图2中的源极退化的晶体管M3的状况。op amp 400的带宽是由等式(2)和(3)决定。因此，包含源极退化的晶体管M3A的效应是op amp 500的带宽几乎不会像图4的op amp 400的状况那样随着DC负载电流的改变而显著地改变。由此，op amp500在DC负载电流的更大范围内比op amp 400更稳定(具有更大相位裕度)。

图6展示图2的op amp 500的更详细示意图。针对图5的跨导级102和504展示额外细节。图6中的输入跨导级102具有晶体管M5到M8，且与图3的输入跨导级102配置于相同的电路架构中。图6中的跨导级504包含晶体管M22到M25和电阻器R2。晶体管M22、M23和M26是NMOS晶体管，且晶体管M24和M25是PMOS晶体管。晶体管M24和M25的源极连接在一起且连接到供应电压节点VDDA。晶体管M24和M22的漏极在节点610处连接在一起，且晶体管M25和M23的漏极在节点620处连接在一起。电阻器R2在节点610与620之间连接，且节点610还连接到晶体管M24和M25的栅极。晶体管M22和M23的源极连接到晶体管M26的漏极。晶体管M26的源极连接到VSSA。晶体管M26的栅极经由BIAS2偏置。节点620连接到晶体管M3A的栅极。

图1到6的实例包含op amp的实例，所述op amp具有A类输出级，即，仅提供(或吸收)电流的输出级。举例来说，在图1到3中，op amp的输出跨导级将电流提供到负载，而在图4到6的实例中，op amp的输出跨导级吸收来自负载的电流。图7展示op amp 700的实例，其中输出跨导级706包含连接到NMOS晶体管M31的PMOS晶体管M30。在一个方向上，电流从VDDA流动通过晶体管M30、流动通过负载且流动通过电容器CL。在相反方向上，电流从负载流动通过晶体管M31到接地。晶体管M30的跨导是GMPOUT，且晶体管M31的跨导是GMNOUT。

op amp 700包含(上文所描述的)输入跨导级102以及跨导级702。跨导级702包含跨导放大器GM2、电阻器R3A及R3B，以及晶体管M32及M33。R3A的电阻与R3B的电阻相同。晶体管M32的跨导是GM5，且晶体管M33的跨导是GM6。op amp 700的带宽

其中R3是R3A和R3B的电阻。与图1中的op amp 100和图4中的op amp 400的状况一样，相同的不稳定性问题存在于op amp 700中。即，随着op amp 700的负载电流增加，晶体管M30的GMPOUT或晶体管M31的GMNOUT会增加且因此带宽会增加，从而使得非主导极处于opamp的带宽内的频率下。

图8展示解决图7的op amp 700的不稳定性问题的op amp 800。op amp 800包含输入跨导级202、跨导级802、跨导级804和输出跨导级706。跨导级802和804耦合于输入跨导级202与输出跨导级706之间。跨导级802类似于图7的跨导级702，但电阻器RDP1连接于晶体管M32的源极与VDDA之间。由此，晶体管M32是源极退化的。

跨导级804包含晶体管M34到M37和电阻器RDP2。电阻器RDP2连接在晶体管M34的源极与VDDA之间，且因此将晶体管M34配置为源极退化的晶体管。晶体管M34的漏极连接到晶体管M36的漏极且连接到晶体管M36和M37的栅极。晶体管M35和M37的漏极连接在一起，且连接到晶体管M35和M30的栅极。晶体管M35和M30的源极在供应电压节点VDDA处连接在一起。晶体管M36和M37的源极连接到接地。晶体管M35和M30经配置为电流镜。晶体管M36和M37还经配置为电流镜。

晶体管M34、M35、M36和M37的跨导分别是GM7、GM8、GM9和GM10。电阻器RDP1使晶体管M32的有效跨导退化且限制所述有效跨导，且类似地，电阻器RDP2使晶体管M34的有效跨导退化且限制所述有效跨导。跨导级804促进晶体管M34的退化，且是相对较低增益的高带宽级。op amp 800的带宽在以下等式(5)中提供：

负载电流的改变引起如上文所解释的GMPOUT的对应的改变。因为晶体管M30和M35经配置为电流镜，所以通过晶体管M35的漏极电流跟踪通过晶体管M30的漏极电流，且因此晶体管M35的GM8的改变还与GMPOUT的改变成比例。如可从等式(5)观察到，op amp 800的带宽随GMPOUT与GM8的比率而变。由此，引起GMPOUT的改变的负载电流的改变基本上不改变opamp的带宽。带宽还随GM7与1+(GM7)(RDP2)的比率而变。GM7可随负载电流改变而改变，但当GM7增加时，GM7与1+(GM7)(RDP2)的比率接近1/GM7。所述带宽进一步随GM5与1+(GM5)(RDP1)的比率而变。GM5可随负载电流改变而改变，但当GM5增加时，GM5与1+(GM5)(RDP1)的比率接近限制1/GM5。

图9还说明op amp 800，但其具有额外细节。输入跨导级202的实施方式与图3中所展示且上文所描述相同。图9中的跨导级802包含晶体管M33及M38到M42以及电阻器RDP1。晶体管M38、M39和M42是NMOS晶体管，且晶体管M40和M41是PMOS晶体管。晶体管M40和M41的源极连接在一起且连接到供应电压节点VDDA。晶体管M40和M38的漏极在节点810处连接在一起，且晶体管M41和M39的漏极在节点820处连接在一起。电阻器R3A和R3B串联连接在节点810与820之间，且电阻器R3A与R3B之间的节点连接到晶体管M40和M41的栅极。晶体管M38和M39的源极连接到晶体管M42的漏极。晶体管M46的源极连接到VSSA。晶体管M42的栅极经由BIAS2偏置。节点820连接到晶体管M34的栅极。

如同图7中的op amp 700的状况，图10展示具有AB类输出跨导级706的op amp1000的实例。op amp 1000的输入跨导级102还与图7中的op amp 700的输入跨导级102相同。中间跨导级1002包含跨导放大器GM2、电阻器R4A和R4B，及晶体管M45和M46。晶体管M45的跨导是GM11，且晶体管M46的跨导是GM12。晶体管M45是PMOS晶体管，且晶体管M46是NMOS晶体管。晶体管M45和M46的漏极连接在一起且连接到晶体管M45和M30的栅极。跨导放大器GM2驱动晶体管M46和M31的栅极。op amp 1000遭受与op amp 700相同的不稳定性问题。

图11展示解决图10的op amp 1000的不稳定性问题的op amp 1100。op amp 1100包含输入跨导级202、跨导级1102、跨导级1104及输出跨导级706。跨导级1102和1104耦合于输入跨导级202与输出跨导级706之间。跨导级1102类似于图10的跨导级1002，但电阻器RDN1连接于晶体管M46的源极与接地之间。由此，晶体管M46是源极退化的。

跨导级1104包含晶体管M47到M50和电阻器RDN2。电阻器RDN2连接在晶体管M47的源极与接地之间，且因此将晶体管M47配置为源极退化的晶体管。晶体管M47的漏极连接到晶体管M49的漏极且连接到晶体管M49和M50的栅极。晶体管M48和M50的漏极连接在一起，且连接到晶体管M48和M31的栅极。晶体管M48和M31的源极在接地节点处连接在一起。晶体管M36和M37的源极连接到接地。晶体管M48和M31经配置为电流镜。晶体管M49和M50还经配置为电流镜。

op amp 1100的带宽通过等式(6)给出。

负载电流的改变引起GMNOUT的对应的改变。因为晶体管M31和M48经配置为电流镜，所以通过晶体管M48的漏极电流跟踪通过晶体管M31的漏极电流，且因此晶体管M48的GM16的改变还与GMNOUT的改变成比例。如可从等式(6)观察到，op amp1100的带宽随GMNOUT与GM16的比率而变。由此，引起GMNOUT的改变的负载电流的改变基本上不会改变op amp1100的带宽。带宽还随GM15与1+(GM15)(RDN2)的比率而变。GM15可随负载电流改变而改变，但当GM15增加时，GM15与1+(GM15)(RDN2)的比率接近1/GM15。所述带宽进一步随GM12与1+(GM12)(RDN1)的比率而变。GM12可随负载电流改变而改变，但当GM12增加时，GM12与1+(GM12)(RDN1)的比率接近1/GM12。通过使晶体管M46和M47的源极退化且包含电流镜M48/M31及M49/M50，op amp 1100的带宽几乎不会像图10的op amp 1000的状况那样随DC负载电流的改变而显著地改变。由此，op amp 1100在DC负载电流的更大范围内比op amp 1000更稳定(具有更大相位裕度)。

图12还说明op amp 1100，但其具有额外细节。输入跨导级202的实施方式与图3中所展示且上文所描述相同。图12中的跨导级1102包含晶体管M51到M59和电阻器RDN1。晶体管M57和M58包括输入晶体管对，且晶体管M59通过电压BIAS2偏置。晶体管M51和M52是NMOS晶体管，且晶体管M53到M56是PMOS晶体管。晶体管M55和M56的源极连接在一起且连接到供应电压节点VDDA。晶体管M55和M56的栅极通过BIAS5偏置。晶体管M55的漏极连接到晶体管M53的源极且连接到晶体管M57的漏极，且晶体管M56的漏极连接到晶体管M54的源极且连接到晶体管M58的漏极。晶体管M53和M54的栅极通过BIAS6偏置。晶体管M53和M51的漏极在节点1110处连接在一起，且晶体管M54和M52的漏极在节点1120处连接在一起。电阻器R4A和RBB串联连接在节点1110与1120之间，且电阻器R4A与R4B之间的节点连接到晶体管M51和M52的栅极。晶体管M51和M52的源极连接到VSSA。节点1110连接到晶体管M47的栅极，且节点1120连接到晶体管M46的栅极。

在权利要求书的范围内，对所描述实例的修改是可能的且其它实例是可能的。