具体实施方式

以下针对本揭露的半导体结构及其形成方法作详细说明。应了解的是，以下的叙述提供了不同的实施例或例子，用于实施本揭露的不同样态。以下所述特定的元件及排列方式仅为简单描述本揭露。当然，这些仅用以举例而非用以限定本揭露的范围。再者，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例及/或形态之间的关系。

再者，在以下叙述中可使用空间上相关措辞，例如「在……之下」、「在……下方」、「下方的」、「在……上方」、「上方的」和其他类似的用语，以简化一元件或部件与其他元件或其他部件之间如图所示的关系的陈述。此空间相关措辞除了包含图式所描绘的方向，还包含装置在使用或操作中的不同方位。装置可以朝其他方向定位(旋转90度或在其他方向)，且在此使用的空间相关描述可依此相应地解读。

以下描述实施例的一些变化。在不同图式和说明的实施例中，相似的元件符号被用来标明相似的元件。可以理解的是，在方法的前、中、后可以提供额外的步骤，且一些叙述的步骤可为了该方法的其他实施例被取代或删除。

在此，「约」、「大约」的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含「约」、「大约」的含义。

本揭露内容的实施例提供了半导体结构及其形成方法。一些实施例中，半导体结构的基板上方具有一外延层叠(epitaxial stack)，外延层叠包含至少两个超晶格部(superlattice parts)。一些实施例中，各个超晶格部包含重复层叠的多个单元，各单元包含两个子层(sub-layer)，且此些子层交替地层叠于基板的上方。本揭露提出两个超晶格部所包含的子层中具有氮化铝以及/或氮化铝镓，较接近基板的超晶格部其中一子层的铝在氮化铝镓中的摩尔分率系小于较远离基板的超晶格部其中一子层的铝在氮化铝或氮化铝镓中的摩尔分率。例如，根据本揭露的一些实施例，较接近基板的第一超晶格部的在氮化铝镓中铝的摩尔分率更高的子层(如下实施例中所述的第二子层)例如具有铝的摩尔分率x1，较远离基板的第二超晶格部中的在氮化铝镓中铝的摩尔分率更高的子层(如下实施例中所述的第四子层)例如具有铝的摩尔分率x2，其中x1系小于x2。

根据本揭露的实施例，可以大幅降低晶片(或称半导体结构)的翘曲度，并可避免晶片破片或有裂缝(cracks)产生，进而提升在晶片上所制作的包含半导体结构的元件(例如晶体管)的电性表现，明显改善整面晶片上制得元件之间的电性均匀度，提高产品良率。在以下的一些实施例中，系以高电子迁移率晶体管(high-electron mobilitytransistor，HEMT)装置作为一种半导体结构的示例说明，但并非以此为限，本揭露的一些实施例亦可用于其他类型的半导体装置。

图1A-图1E是根据本揭露的一些实施例的形成半导体结构的工艺各个中间阶段的剖面示意图。参照图1A，提供基板102。在一实施例中，基板102，举例而言，可以为绝缘层上覆硅(SOI)。根据一些实施例，基板102包含一基材102_C和密封(encapsulate)基材102_C的一绝缘层102_M。在一些实施例中，基材102_C包含陶瓷材料。陶瓷材料包含金属无机材料。在一些实施例，基材102_C可以是包含碳化硅、氮化铝(AlN)、蓝宝石或其他适合的材料。上述蓝宝石基材为氧化铝。在一些实施例中，绝缘层102_M例如为单一或多层的绝缘材料层包覆住基材102_C的所有表面(包含上下表面和所有侧面)。绝缘材料层例如是氧化物、氮化物、氮氧化物、或其他合适的绝缘材料。在一些其他实施例中，包覆住基材102_C的四周的绝缘层102_M除了多层的绝缘材料层，还可包含其他合适的材料层，如半导体层。一些实施例中，半导体层例如是多晶硅层，设置于所述绝缘材料层之间。为简化图式，图1A-图1E中仅绘示单层的绝缘材料层102_M，以利清楚说明半导体结构的形成方法。

接着，再参照图1A，在基板102上方形成晶种层104。一些实施例中，晶种层104可由硅(Si)、氮化铝(AlN)、或其他合适的材料所形成。再者，晶种层104可包含一或多层合适的材料层。例如，晶种层104可包含在基板102上低温成长的一氮化铝层以及高温成长的另一氮化铝层。一些实施例中，低温成长的氮化铝层具有约1nm的厚度，接着高温成长的另一氮化铝层具有约200nm的厚度。在此示例的相关图式中，仅绘示单层的晶种层104，以利清楚说明半导体结构的形成方法。

一些实施例中，晶种层104的形成方法可包含选择性外延成长(selective areagrowth,SAG)工艺、化学气相沉积(chemical vapor deposition,CVD)工艺、分子束外延工艺(molecular-beam epitaxy,MBE)、沉积经掺杂的非晶半导体(例如，Si)之后固相外延再结晶(solid-phase epitaxial recrystallization,SPER)步骤、通过直接转贴晶种的方式、或其他合适的工艺。化学气相沉积工艺例如是气相外延(vapor-phase epitaxy,VPE)工艺、低压化学气相沉积(low pressure chemical vapor deposition,LPCVD)工艺、超高真空化学气相沉积(ultra-high vacuum chemical vapor deposition,UHV-CVD)工艺、或其他合适的工艺。

之后，在晶种层104上方形成一外延堆积层(epitaxial stacking layer)。在一些实施例中，高电子迁移率晶体管结构的外延堆积层包含缓冲层、通道层以及障壁层。缓冲层可帮助减缓后续形成于缓冲层上方的一通道层的应力所产生的形变(strain)，且防止缺陷形成于上方的通道层中。

请参照图1B，根据本揭露的一些实施例，缓冲层106包含至少两个超晶格部，以提供应力缓冲。如图1B所示，在晶种层104上方形成第一超晶格部(first superlatticepart)SL1，以及在第一超晶格部SL1上方形成第二超晶格部(second superlattice part)SL2。

一些实施例中，第一超晶格部SL1包括重复层叠M1次的多个第一单元(firstunit)，且各个第一单元包含两个子层：第一子层(first sub-layer)1061以及位于第一子层1061上的第二子层(second sub-layer)1062。一些实施例中，第一子层1061为厚度b1纳米的Al_y1Ga_1-y1N，第二子层1062为厚度a1纳米的Al_x1Ga_1-x1N，其中y1小于x1。

一些实施例中，第二超晶格部SL2包括重复层叠M2次的多个第二单元(secondunit)，且各个第二单元包含两个子层：第三子层(third sub-layer)1063以及位于第三子层1063上的第四子层(fourth sub-layer)1064。一些实施例中，第三子层1063为厚度b2纳米的Al_y2Ga_1-y2N，第四子层1064为厚度a2纳米的Al_x2Ga_1-x2N，其中y2小于x2。

其中，上述M1和M2为正整数，x1、y1、y2分别系大于0小于1，x2大于0小于等于1，且x1小于x2，或x1等于x2且y1小于y2。为简化图式，图中仅以M1＝M2＝3为示例之用，当然本揭露的超晶格部的单元中子层层叠次数并不仅限于此。

再者，根据实施例，第一超晶格部SL1可表示为：重复层叠次数x[第二子层的超晶格结构/第一子层的超晶格结构]。

根据实施例，第二超晶格部SL2可表示为：重复层叠次数x[第四子层的超晶格结构/第三子层的超晶格结构]。

亦即，在此示例中，第一超晶格部SL1可表示为：

M1x[a1(nm)Al_x1Ga_1-x1N/b1(nm)Al_y1Ga_1-y1N]，其中，a1是单一第二子层1062的厚度(nm)，b1是单一第一子层1061的厚度(nm)，M1为第一单元重复层叠的次数。在一示例中，M1大于20。

在此示例中，第二超晶格部SL2可表示为：

M2x[a2(nm)Al_x2Ga_1-x2N/b2(nm)Al_y2Ga_1-y2N]，其中，a2是单一第四子层1064的厚度(nm)，b2是单一第三子层1063的厚度(nm)，M2为第二单元重复层叠的次数。在一示例中，M2大于20。

在一些实施例中，x2大于0小于等于1，x1大于0小于1。较接近基板102的第一超晶格部SL1的第二子层1062的铝在氮化铝镓(Al_x1Ga_1-x1N)中的摩尔分率x1系小于较远离基板102的第二超晶格部SL2的第四子层1064的铝在氮化铝或氮化铝镓(Al_x2Ga_1-x2N)中的摩尔分率x2(亦即，x1<x2)。在一些其他实施例中，x1等于x2且y1小于y2。根据本揭露实施例所提出的第一超晶格部SL1和第二超晶格部SL2的超晶格结构，可降低晶片的翘曲度，并避免晶片破裂(crack-free)。

再者，较远离基板102的第二超晶格部SL2中铝的摩尔分率较高的子层厚度大于较接近基板102的第一超晶格部SL1中铝的摩尔分率较高的子层厚度，可增加第二超晶格部SL2的拉伸应力(tensile stress)。于一些实施例中，a1小于a2。亦即，单一第二子层1062的厚度a1(nm)系小于单一第四子层1064的厚度a2(nm)(a1<a2)，第二超晶格部SL2的拉伸应力大于第一超晶格部SL1的拉伸应力。

在一些实施例中，y1和y2分别系大于0小于1，且y1小于y2。亦即，较接近基板102的第一超晶格部SL1的第一子层1061的铝在氮化铝镓(Al_y1Ga_1-y1N)中的摩尔分率y1系小于较远离基板102的第二超晶格部SL2的第三子层1063的铝在氮化铝镓(Al_y2Ga_1-y2N)中的摩尔分率y2(y1<y2)。

再者，于a1小于a2的一些实施例中，b1大于b2。亦即，含氮化铝镓的单一第一子层1061的厚度b1(nm)大于含氮化铝镓的单一第三子层1063的厚度b2(nm)(b1>b2)，可增加第二超晶格部SL2的拉伸应力。

另外，于一些其它实施例中，a1大于等于a2，b2大于b1，此亦可增加第二超晶格部SL2的拉伸应力。

在一些实施例中，x1大于y1，x2大于y2。亦即，属于第一超晶格部SL1的第二子层1062的铝在氮化铝镓(Al_x1Ga_1-x1N)中的摩尔分率x1系大于第一子层1061的铝在氮化铝镓(Al_y1Ga_1-y1N)中的摩尔分率y1。属于第二超晶格部SL2的第四子层1064的铝在氮化铝或氮化铝镓(Al_x2Ga_1-x2N)中的摩尔分率x2系大于第三子层1063的铝在氮化铝镓(Al_y2Ga_1-y2N)中的摩尔分率y2。

再者，于一些实施例中，x1在0.6～1的范围之间，x2在0.8～1的范围之间。一些实施例中，y1在0.1～0.3的范围之间，y2在0.15～0.4的范围之间。请参照表1，其列出根据本揭露含有2个超晶格部的一些实施例中，四个实验的超晶格部的子层的铝摩尔分率的范围。实验1为x1小于x2，y1小于y2。实验2为x1等于x2，y1小于y2。实验3为x1小于x2，且y1小于y2。实验4为x1小于x2，y1等于y2。

表1

在一些实施例中，M1小于M2。亦即，第一超晶格部SL1所包含的第一单元所重复层叠的次数M1系小于第二超晶格部SL2所包含的第二单元所重复层叠的次数M2。

再者，在一些实施例中，外延成长上述子层而完成如图1B所示的缓冲层106后，所形成的第一超晶格部SL1的总厚度系小于第二超晶格部SL2的总厚度。

根据上述，本揭露一些实施例所提出的第一超晶格部SL1和第二超晶格部SL2的超晶格结构，可大幅降低晶片的翘曲度，例如使晶片表面的中心和边缘的一垂直高度差值在±10μm范围之间。本揭露实施例并避免晶片破片或裂缝(cracks)产生，进而提升在晶片上所制作的各个半导体元件(例如晶体管)的电性表现，且明显改善整面晶片上制得多个半导体元件之间的电性均匀度，提高产品良率。

另外，本揭露的实施例的超晶格部还可加入掺质，且较远离基板102的超晶格部的掺杂浓度系大于较接近基板102的超晶格部的掺杂浓度。在一些实施例中，第一超晶格部SL1还包含具有第一掺杂浓度的第一掺质，第二超晶格部SL2还包含具有第二掺杂浓度的第二掺质，且第二掺杂浓度大于第一掺杂浓度。一些实施例中，上述掺质，例如第一掺质和第二掺质，系独立的选自碳或铁。

在一些实施例中，上述第一超晶格部SL1和第二超晶格部SL2的各个子层可由氢化物气相外延法(HVPE)、分子束外延法(MBE)、有机金属化学气相沉积法(metalorganicchemical vapor deposition,MOCVD)、前述方法的组合或类似方法而形成。

虽然在如图1B所示的实施例中，缓冲层106包含两个超晶格部，但在其他一些实施例中，缓冲层106包含三个甚至更多个超晶格部。

之后，参照图1C，在缓冲层106的上方外延形成通道层108。在一些实施例中，通道层108包括未掺杂的III-V族半导体材料。举例而言，通道层108可以是由未掺杂的氮化镓(GaN)所形成，但本发明并非以此为限。在一些其他的实施例中，通道层108包括AlGaN、AlN、GaAs、GaInP、AlGaAs、InP、InAlAs、InGaAs、其他适当的III-V族材料或上述的组合。在一些实施例中，可使用分子束外延法(MBE)、氢化物气相外延法(HVPE)、有机金属化学气相沉积法(MOCVD)、其他适当的方法或上述方法的组合，而形成通道层108。于此示例中，通道层108例如是厚度约400nm的一氮化镓层。

接着，在通道层108上外延形成障壁层110。在一些实施例中，障壁层110包括未掺杂的III-V族半导体材料。举例而言，障壁层110是由未掺杂的氮化镓铝(AlxGa1-xN，其中0<x<1)所形成，但本发明并不以此为限。在一些其他的实施例中，障壁层110亦可包括GaN、AlN、GaAs、GaInP、AlGaAs、InP、InAlAs、InGaAs、其他适当的III-V族材料或上述的组合。举例而言，可使用分子束外延法、有机金属化学气相沉积法、氢化物气相外延法、其他适当的方法或上述方法的组合形成障壁层110于通道层108之上。于此示例中，障壁层110例如是厚度约12.5nm的一氮化镓铝层。

因此，根据上述一些实施例的高电子迁移率晶体管结构中，在晶种层104上方的一外延层叠(epitaxial stack)111系包含缓冲层106、通道层108以及障壁层110，如图1C所示。

另外，在一些实施例中，除了前述的缓冲层106、通道层108以及障壁层110，外延层叠111亦可包含其他层膜；例如，在缓冲层106和通道层108之间可形成一碳掺杂层(carbon-doped layer)，以提升半导体结构的崩溃电压。如图1C所示，外延形成一含碳的氮化镓(C-GaN)层107于第二超晶格部SL2上，以作为电性缓冲层，而通道层108则位于此含碳的氮化镓层107上。

根据上述，在一些实施例中的通道层108与障壁层110系包括相异的材料，例如分别为氮化镓(GaN)层和氮化镓铝(AlGaN)层，以于通道层108与障壁层110之间形成一异质界面。通过异质材料的能隙差(band gap)，可使二维电子气(two-dimensional electrongas，2DEG)(未显示)形成于此异质界面上。根据一些实施例所形成的半导体装置，例如高电子迁移率晶体管(HEMT)装置，则利用二维电子气作为导电载子。

在成长上述的外延材料层(例如包括缓冲层106、含碳的氮化镓层107、通道层108以及障壁层110)后，系冷却(cooling)此些材料层。冷却后，再于外延层叠111上形成所需元件。

在一些实施例中，在外延层叠111上形成一半导体元件，例如高电子迁移率晶体管，以及形成层间介电层IL_M覆盖半导体元件(如后续图1E所示的一种半导体元件S_D以及层间介电层IL_M，其中层间介电层IL_M包含多层绝缘层)。

在一些实施例中，半导体元件S_D包含栅极电极，和分别形成于栅极电极的相对两侧的源极电极116和漏极电极118。根据本揭露的一些实施例，以制作一种增强型(enhancedmode，即normally-off)高电子迁移率晶体管为示例做一种半导体元件S_D的说明。在一些实施例中，在障壁层110上形成一掺杂III-V族半导体材料，并且进行图案化工艺，以于对应之后形成的栅极电极的下方形成一掺杂III-V族半导体层112P。

如图1D所示，形成一掺杂III-V族半导体层112P于障壁层110上。一些实施例中，掺杂III-V族半导体层112P可包括适当的掺质，例如P型掺杂的氮化镓所制成。一些其他的实施例中，掺杂III-V族半导体层112P可包含P型掺杂的氮化铝镓(AlGaN)、氮化镓(GaN)、氮化铝(AlN)、砷化镓(GaAs)、磷化铟镓(GaInP)、砷化铝镓(AlGaAs)、磷化铟(InP)、砷化铟铝(InAlAs)、深化铟镓(InGaAs)、其他合适的III-V族材料或前述的组合。此外，掺杂III-V族半导体层112P的形成方法可包含原子层沉积、化学气相沉积、物理气相沉积、外延工艺、离子植入或原位(in-situ)掺杂工艺。于此示例中，掺杂III-V族半导体层112P例如是厚度约80nm的一P型掺杂的氮化镓(p-GaN)层。

之后，如图1D所示，根据一些实施例，形成第一绝缘层114于外延层叠111的上方且顺应性地覆盖掺杂III-V族半导体层112P。一些实施例中，第一绝缘层114可由氧化硅、氮化硅、氮氧化硅或其他合适的介电材料制成。再者，第一绝缘层114可通过化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、高密度电浆化学气相沉积(high-density plasmachemical vapor deposition，HDP-CVD)工艺或前述的组合以形成。

如图1E所示，在第一绝缘层114上方形成栅极电极112，且栅极电极112连接掺杂III-V族半导体层112P。一些实施例中，栅极电极112可包括金属材料、金属硅化物、多晶硅、其他适当的导电材料或上述的组合。栅极电极112与掺杂III-V族半导体层112P之间形成萧特基接触(Schottky contact)。一些实施例中，栅极电极112可由原子层沉积、化学气相沉积、物理气相沉积(如溅镀)或类似工艺形成。

在一些实施例中，在第一绝缘层114的上方形成第二绝缘层115，且第二绝缘层115顺应性地覆盖栅极电极112，如图1E所示。第二绝缘层115的工艺和材料可相似或相同于第一绝缘层114的工艺和材料，在此不重复叙述。

之后，于栅极电极112的相对两侧分别形成源极电极116和漏极电极118。一些实施例中，如图1E所示，源极电极116和漏极电极118位于通道层108上且与通道层108电性接触。一些实施例中，源极电极116和漏极电极118包含导电材料，例如金(Au)、镍(Ni)、铂(Pt)、钯(Pd)、铱(Ir)、钛(Ti)、铬(Cr)、钨(W)、铝(Al)、铜(Cu)、氮化钽(TaN)、氮化钛(TiN)、硅化钨(WSi₂)、前述的组合或类似材料。一些实施例中，源极电极116和漏极电极118可由原子层沉积、化学气相沉积、物理气相沉积(如溅镀)、电子束蒸镀(electron beam evaporation)、或类似工艺形成。在一些实施例中，沉积形成源极电极116和漏极电极118的材料层后，还包含进行高温热工艺例如快速热退火(rapid thermal annealing)工艺，以形成源极漏极欧姆接触。

接着，在一些实施例中，如图1E所示，在第二绝缘层115的上方形成第三绝缘层124，且第三绝缘层124顺应性地覆盖源极电极116和漏极电极118。第三绝缘层124的工艺和材料可相似或相同于第一绝缘层114的工艺和材料，在此不重复叙述。图1E中的第一绝缘层114、第二绝缘层115和第三绝缘层124系构成层间介电层IL_M，以覆盖半导体元件S_D。

图2是根据本揭露的一些实施例的另一种半导体结构的剖面示意图。前述如图1A-图1E所示的一些实施例中，缓冲层106包含两个超晶格部，而如图2所示的一些实施例中，缓冲层106包含三个超晶格部。

参照图2，缓冲层106包含第一超晶格部SL1于晶种层104之上、第二超晶格部SL2于第一超晶格部SL1之上以及第三超晶格部(third superlattice part)SL3于第二超晶格部SL2之上。

第一超晶格部SL1包括重复层叠M1次的多个第一单元，且各个第一单元包含第一子层1061以及位于第一子层1061上的第二子层1062。第一子层1061为厚度b1纳米的Al_y1Ga_1-y1N，第二子层1062为厚度a1纳米的Al_x1Ga_1-x1N，其中y1小于x1。

第二超晶格部SL2包括重复层叠M2次的多个第二单元，且各个第二单元包含第三子层1063以及位于第三子层1063上的第四子层1064。一些实施例中，第三子层1063为厚度b2纳米的Al_y2Ga_1-y2N，第四子层1064为厚度a2纳米的Al_x2Ga_1-x2N，其中y2小于x2。

第三超晶格部SL3包括重复层叠M3次的多个第三单元，且各个第三单元包含第五子层1065以及位于第五子层1065上的第六子层1066。一些实施例中，第五子层1065为厚度b3纳米的Al_y3Ga_1-y3N，第六子层1066为厚度a3纳米的Al_x3Ga_1-x3N，其中y3小于x3。

类似上述示例，第三超晶格部SL3亦可表示为：

M3x[a3(nm)Al_x3Ga_1-x3N/b3(nm)Al_y3Ga_1-y3N]，其中，a3是单一第五子层1065的厚度(nm)，b3是单一第六子层1066的厚度(nm)，M3为第三单元重复层叠的次数。在一示例中，M3大于20。

在一些实施例中，M1、M2和M3为正整数，x1、y1、y2、y3分别系大于0小于1，x2和x3大于0小于等于1，且x1<x2<x3。亦即，较远离基板102的第三超晶格部SL3的第六子层1066的铝在Al_x3Ga_1-x3N中的摩尔分率x3大于第二超晶格部SL2的第四子层1064的铝在Al_x2Ga_1-x2N的摩尔分率x2，大于较接近基板102的第一超晶格部SL1的第二子层1062的铝在Al_x1Ga_1-x1N中的摩尔分率x1(即0<x1<x2<x3≤1)。在一些其他实施例中，x1小于x2，x2等于x3且y1小于y2，y2小于y3。

再者，较远离基板102的第三超晶格部SL3中铝的摩尔分率较高的子层厚度大于第二超晶格部SL2中铝的摩尔分率较高的子层厚度，亦大于较接近基板102的第一超晶格部SL1中铝的摩尔分率较高的子层厚度，亦即，a1<a2<a3。再者，于一些实施例中，b1>b2>b3。亦即，含氮化铝镓的单一第一子层1061的厚度b1(nm)大于含氮化铝镓的单一第三子层1063的厚度b2(nm)，且含氮化铝镓的单一第五子层1065的厚度b3(nm)。如此，使得第三超晶格部SL3的拉伸应力(tensile stress)大于第二超晶格部SL2的拉伸应力，且第二超晶格部SL2的拉伸应力大于第一超晶格部SL1的拉伸应力。

另外，于一些其它实施例中，再者，于一些实施例中，b1>b2>b3。亦即，含氮化铝镓的单一第一子层1061的厚度b1(nm)大于含氮化铝镓的单一第三子层1063的厚度b2(nm)，且含氮化铝镓的单一第五子层1065的厚度b3(nm)。如此亦可使第一超晶格部SL1、第二超晶格部SL2和第三超晶格部SL3的拉伸应力依序逐渐增加。

在一些另外实施例中，a1大于等于a2，a2大于等于a3(a1≥a2≥a3)，且b3大于b2，b2大于b1(b3>b2>b1)，如此亦可使第一超晶格部SL1、第二超晶格部SL2和第三超晶格部SL3的拉伸应力依序逐渐增加。

在一些实施例中，y1、y2、y3分别系大于0小于1，且y1<y2<y3。亦即，较接近基板102的第一超晶格部SL1的第一子层1061的铝在Al_y1Ga_1-y1N中的摩尔分率y1系小于第二超晶格部SL2的第三子层1063的铝在Al_y2Ga_1-y2N中的摩尔分率y2，且第二超晶格部SL2的第三子层1063的铝在Al_y2Ga_1-y2N中的摩尔分率y2亦小于较远离基板102的第三超晶格部SL3的第五子层1065的铝在Al_y3Ga_1-y3N中的摩尔分率y3。

再者，于一些实施例中，x1在0.6～1的范围之间，x2在0.8～1的范围之间，x3在0.9～1的范围之间。一些实施例中，y1在0.1～0.3的范围之间，y2在0.15～0.4的范围之间，y3在0.2～0.5的范围之间。

请参照表2，其列出根据本揭露含有3个超晶格部的一些实施例中，四个实验的超晶格部之子层的铝摩尔分率的范围。实验1为x1小于x2，x2小于x3；y1小于y2，y2小于y3。实验2为x1等于x2，x2小于x3；y1小于y2，y2小于y3。实验3为x1小于x2，x2小于x3，且y1小于y2，y2小于y3。实验4为x1小于x2，x2小于x3，y1等于y2，y2小于y3。

表2

在一些实施例中，M1<M2<M3。亦即，第一超晶格部SL1所包含的第一单元所重复层叠的次数M1小于第二超晶格部SL2所包含的第二单元所重复层叠的次数M2，第二超晶格部SL2所包含的第二单元所重复层叠的次数M2小于第三超晶格部SL3所包含的第三单元所重复层叠的次数M3。

再者，在一些实施例中，外延成长上述子层而完成如图2所示的缓冲层106后，所形成的第一超晶格部SL1的总厚度系小于第二超晶格部SL2的总厚度，第二超晶格部SL2的总厚度系小于第三超晶格部SL3的总厚度。

另外，本揭露的实施例的超晶格部还可加入掺质，且较远离基板102的超晶格部的掺杂浓度系大于较接近基板102的超晶格部的掺杂浓度。在一些实施例中，第一超晶格部SL1还包含具有第一掺杂浓度的第一掺质，第二超晶格部SL2还包含具有第二掺杂浓度的第二掺质，第三超晶格部SL3还包含具有第三掺杂浓度的第三掺质，且第二掺杂浓度大于第一掺杂浓度，第三掺杂浓度大于第二掺杂浓度。一些实施例中，上述掺质，例如第一掺质、第二掺质和第三掺质，系独立的选自碳或铁。

图2所示的结构中其他各材料层、所进行的工艺或使用的材料系与图1A-图1E所示的结构中其他各材料层至所实施的工艺和使用的材料相同或相似，在此不再赘述。根据如图2所示的一些实施例所提出的第一超晶格部SL1、第二超晶格部SL2和第三超晶格部SL3，可大幅降低晶片的翘曲度(例如使晶片表面的中心和边缘的一垂直高度差值在±10μm范围之间，甚至更少)，并可避免晶片破片或裂缝(cracks)产生，进而提升在晶片上所制作的各个半导体元件(例如晶体管)的电性表现，以及明显改善整面晶片上制得多个半导体元件之间的电性均匀度。因此，根据本揭露的一些实施例所提出的超晶格结构可以明显提高产品良率。

图3显示根据本揭露的一些实施例的一种半导体结构在外延成长时以及外延成长后的原位晶片翘曲(in-situ wafer curvature)的曲线图。横轴为外延成长时间(秒)，纵轴为原位晶片翘曲值。

在一些实施例的半导体结构中，基板102包含具有陶瓷材料的基材102_C和密封基材102_C的绝缘层102_M。如图3所示，当在此基板102上外延成长第一超晶格部SL1和第二超晶格部SL2后，其具有如上述实施例的超晶格部的子层的铝含量配置，在进行冷却步骤前，超晶格部的子层具有拉伸应力(tensile stress)，其原位晶片翘曲的曲线下降，此时其晶片的翘曲数值呈现负值(negative)，亦即，晶片具有一凹形剖面(concave cross-section)。接着进行冷却降温步骤，超晶格部的子层产生压缩应力(compressive stress)，而此压缩应力与之前的拉伸应力相互补偿(compensate)，其原位晶片翘曲的曲线向上攀升，即翘曲数值提高，当翘曲数值呈现正值(positive)，晶片即具有一凸形剖面(convex cross-section)。

因此，根据上述本揭露一些实施例的第一超晶格部SL1和第二超晶格部SL2所提出的子层的超晶格结构，由于前述超晶格部的子层中的铝含量的配置，此些子层于外延成长时产生的拉伸应力可以被冷却降温中产生的压缩应力所补偿，使原本的凹形剖面渐渐变成平面。因此，降温后的基板102和外延层叠111的表面将更为平整，大幅减少晶片翘曲(waferbow)的程度，进而提升后续在晶片上所制作的元件(例如高电子迁移率晶体管)的电性表现。

图4绘示一种翘曲的半导体结构的示意图。图中系简单绘示根据本揭露的一些实施例的半导体结构，包含上述的基板102、晶种层104以及外延层叠111。根据一些实施例，半导体结构的晶片翘曲(wafer bow)可定义为晶片表面的中心例如在Z方向(或称垂直方向)上的高度，以及晶片表面的边缘例如在Z方向上的高度，两者之间的高度差。在一些示例中，可根据外延层叠111的一参考表面(例如障壁层110的上表面)作为定义中所述的晶片表面，以量测其中心和边缘的高度差，而得到晶片翘曲数值。在一些其他示例中，亦可根据基板102的一参考表面(例如基板102的底表面)作为定义中所述的晶片表面，以量测其中心和边缘的高度差，而得到晶片翘曲数值。在此并不多做限制。

如图4所示，根据本揭露的一些实施例，在冷却步骤后所形成的外延层叠111的一顶面111a，例如障壁层110的上表面，其中心O和边缘E的一垂直高度差值H(沿着Z方向)系在-10μm至+10μm范围之间。

相较于现有的超晶格结构，本揭露一些实施例的半导体结构所提出的超晶格结构，可以制得翘曲程度小的晶片。当晶片翘曲程度得以控制，在整面晶片上制得的所有元件的电性均匀度亦可明显改善，进而提高产品良率。实施例中亦对晶片翘曲程度进行多次模拟实验，以量测晶片的起始翘曲(initial bow)数值和最终翘曲(final bow)数值。以下系提出其中几次模拟实验的数据结果做说明。

图5A、图5B、图5C分别绘示模拟实验中对照组1、对照组2和实验1的半导体结构的剖面示意图。其中，对照组1(图5A)是使用单一种超晶格部SL_S的半导体结构，对照组2(图5B)是使用两种超晶格部SL_C2和SL_C1的半导体结构，实验1(图5C)是使用根据本揭露一实施例中例如图1C所示的半导体结构。

此模拟实验中三组半导体结构的区别在于超晶格层，与上述实施例相同的其余材料层系沿用相同标号，例如在超晶格层上方系依序具有一含碳的氮化镓层107(约1μm之C-GaN)、一通道层108(约400nm之GaN)、一障壁层110(约12.5nm之Al_0.25GaN)和一P型掺杂的氮化镓材料层1120(约80nm之p型GaN，此于后续制成将形成如图1D所示的掺杂III-V族半导体层112P)。而这些材料层的相对位置和材料等细节，请参照上述说明，在此亦不赘述。

三组半导体结构的超晶格层系表示如下：

对照组1的超晶格部SL_S：180x[8nm AlN/10nm Al_0.1Ga_0.9N]。

对照组1(图5A)中，超晶格部SL_S包括重复层叠次数180次的单元，此单元包含厚度10nm之Al_0.1Ga_0.9N，以及位于Al_0.1Ga0.9N上方的厚度8nm之AlN。

对照组2(图5B)的超晶格部SL_C1：25x[5nm AlN/28nm Al_0.2Ga_0.8N]；以及

对照组2的超晶格部SL_C2：168x[8nm AlN/10nm Al_0.1Ga_0.9N]。其中超晶格部SL_C2位于超晶格部SL_C1之上。

实验1(图5C)的第一超晶格部SL1：25x[12nm Al_0.74Ga_0.26N/26nm Al_0.17Ga_0.83N]；以及

实验1的第二超晶格部SL2：80x[20nm Al_1.00Ga_0.0N/18nm Al_0.23Ga_0.77N]。

图6系为模拟实验中对照组1、对照组2和实验1的晶片翘曲结果。其中，横轴为晶片的起始翘曲(initial bow)数值，纵轴为晶片的最终翘曲(final bow)数值。▲为对照组1的晶片翘曲结果，为对照组2的晶片翘曲结果，●为实验1的晶片翘曲结果。

在模拟实验中，使用单一种超晶格部SL_S的对照组1的半导体结构，在起始翘曲值10μm～60μm范围之间，所量测到的最终翘曲值在约50μm以上，且最终翘曲值随着起始翘曲值的增加而增加。使用两种超晶格部SL_C2和SL_C1的对照组2的半导体结构，在起始翘曲10μm～60μm范围之间，所量测到的最终翘曲值在约50μm～约80μm范围之间。而使用本揭露一实施例的实验1的半导体结构，在起始翘曲10μm～60μm范围之间，所量测到的最终翘曲值都不超过约40μm，且一些实验中最终翘曲值不超过约20μm，又一些实验中最终翘曲值不超过约10μm。因此本揭露一些实施例所提出的超晶格结构确实大幅降低晶片的最终翘曲状态。一般而言，最终翘曲值达约50μm或50μm以上，晶片会破片或产生裂缝。因此若以最终翘曲值50μm设为晶片翘曲良率(bow yield rate)的一临界值，则本揭露一些实施例所提出的超晶格结构可改善晶片翘曲良率达到100％。

综上所述，本揭露一些实施例所提出的半导体装置，所包含的第一超晶格部SL1和第二超晶格部SL2的超晶格结构，可降低晶片的翘曲度(例如，最终晶片表面的中心和边缘的一垂直高度差值系在-10μm～+10μm的范围之间)，并可避免晶片破片或裂缝(cracks)产生。因此，应用本揭露的实施例所提出的半导体装置亦可以提升在晶片上所制作的各个半导体元件(例如晶体管)的电性表现，并且明显改善整面晶片上制得多个半导体元件之间的电性均匀度，进而提高产品良率。另外，实施例提出的半导体装置的形成方法，亦与现有工艺相容，也不会增加制造成本，即可大幅改善晶片翘曲。

虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视前述的权利要求所界定者为准。