阅读说明：本技术 晶体管结构及其制备方法 (Transistor structure and preparation method thereof ) 是由 化梦媛 于 2021-09-07 设计创作，主要内容包括：本申请涉及一种晶体管结构及其制备方法,包括栅极结构；栅极结构包括由下至上依次叠置的栅极、顶栅介质层及栅电极,且所述栅极与所述顶栅介质层相接触,所述顶栅介质层与所述栅电极相接触。本申请提供的晶体管结构通过在栅极的上层引入顶栅介质层,将原本应位于栅极上表面的峰值电场埋入顶栅介质层与栅极之间,避免半导体器件制备工艺过程对栅极上表面的影响,从而改善栅极的可靠性,提升半导体器件制备工艺的兼容性,简化半导体器件制备的工艺流程。(The application relates to a transistor structure and a preparation method thereof, comprising a grid structure; the grid structure comprises a grid, a top grid dielectric layer and a grid electrode which are sequentially overlapped from bottom to top, wherein the grid is in contact with the top grid dielectric layer, and the top grid dielectric layer is in contact with the grid electrode. According to the transistor structure, the top gate dielectric layer is introduced into the upper layer of the gate, and the peak electric field which should be located on the upper surface of the gate originally is buried between the top gate dielectric layer and the gate, so that the influence of the manufacturing process of the semiconductor device on the upper surface of the gate is avoided, the reliability of the gate is improved, the compatibility of the manufacturing process of the semiconductor device is improved, and the manufacturing process of the semiconductor device is simplified.)

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

应当明白，当元件或层被称为“在...上”其它元件或层时，其可以直接地在其它元件或层上，或者可以存在居间的元件或层。

空间关系术语例如“在...上”，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如旋转90°或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。

一种传统的晶体管器件如图1所示，该晶体管器件包括由下至上依次叠置的衬底1'、应力缓冲层2'、沟道层301'、势垒层302'及钝化层4'，还包括位于钝化层4'内的栅极结构(图1中未标示出)、源极5'及漏极6'，源极5'和漏极6'位于栅极结构相对的两侧；其中，栅极结构包括由下至上依次叠置且相互接触的栅极701'及栅电极703'。然而传统的晶体管器件，在正向栅压下峰值电场位于栅极701'的上表面，这意味着表面工艺可以轻易地影响峰值电场的分布，导致晶体管器件性能极易受到表面工艺的影响，产生电场不均匀的问题，极大地限制了晶体管器件的栅极长时间工作的可靠性；该传统晶体管器件的栅极701'可靠工作的工作电压仅为较小的7V左右，增加了驱动电路的设计难度，进而晶体管器件的发展也受到限制。

传统的常关型器件实现方法包括空穴型(P型)氮化镓栅极结构，如图1所示，P型氮化镓栅极结构是用P型氮化镓或氮化铝镓作为栅极去耗尽栅极区域下的二维电子气来实现常关型器件，由于其具有栅极区域沟道导通电阻小，工艺简单及阈值稳定等优点，目前已经实现产业化。根据栅电极金属和P型氮化镓栅极的接触类型，P型氮化镓栅极高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)主要分为两类：欧姆接触型和肖特基接触型。相比于欧姆接触型，肖特基接触型由于其具有更低的正向栅极漏电，所以目前得到了更广泛的关注。然而肖特基接触型P型氮化镓栅极高电子迁移率晶体管在恒压栅应力下，一定时间后会出现栅极退化甚至击穿的现象。

传统的晶体管中，P型氮化镓栅极直接与栅电极金属接触，形成肖特基结，导致不同的栅极金属对晶体管器件性能影响较大；并且由于源/漏极欧姆接触的形成需要高温退火，高温退火下的栅电极和P型氮化镓栅极接触会发生退化，使得栅电极不得不在源/漏极之后制备，无法同时制备。

基于此，本申请根据一些实施例提供一种晶体管结构的制备方法，该制备方法包括形成栅极结构的步骤。

具体的，请参阅图2，形成栅极结构的步骤可以包括：

S4：形成栅极及顶栅介质层，其中顶栅介质层位于栅极上，且与栅极相接触；

S6：于顶栅介质层上形成栅电极，栅电极与顶栅介质层相接触。

上述实施例提供的晶体管结构的制备方法，通过在栅极上形成顶栅介质层，使得所得晶体管结构的耗尽区能够向两个方向展宽，实现在正向栅压下峰值电场在空间上的均匀分布，将原本应位于栅极与栅电极之间的峰值电场被埋入顶栅介质层与栅极之间，从而提升栅极的可靠性；通过在栅极上形成顶栅介质层，还可以对栅极产生良好的保护作用，避免半导体器件制备工艺(譬如高温工艺或表面工艺等)过程对栅极上表面的影响，同时还可以避免不同的栅电极对半导体器件性能的影响，提升半导体器件制备工艺的兼容性，简化工艺流程。

进一步的，在传统晶体管结构中，由于栅电极与栅极直接接触，在对栅极结构加压时，所有的压降会存在于栅电极内；上述实施例提供的晶体管结构的制备方法，能够通过顶栅介质层改变正向栅压下峰值电场的空间分布，实现对峰值电场的均匀调控，使得所得晶体管结构的耗尽区能够向两个方向展宽，提高栅极结构的击穿电压。

在一个示例中，栅极可以包括但不限于P型氮化镓栅极或P型氮化铝镓栅极等。

请继续参阅图2，在其中一个实施例中，步骤S4之前还可以包括如下步骤：

S1：提供衬底1；

S2：于衬底1上形成应力缓冲层2；

S3：于应力缓冲层2上形成二维电子气结构3，如图3所示。

在一个示例中，衬底1可以包括但不限于硅衬底、蓝宝石衬底或碳化硅衬底等等，本申请对于衬底1的材质并不做限定。

具体的，于二维电子气结构3中形成有二维电子气；上述实施例提供的晶体管结构的制备方法，可以通过P型氮化镓栅极或P型氮化铝镓栅极耗尽二维电子气结构3中形成的二维电子气，使器件处于常关状态，提升晶体管结构更加安全的操作特性。

在一个示例中，应力缓冲层2可以包括但不限于氮化铝层(AlN)、氮化铝镓层(AlGaN)或氮化镓层(GaN)等等中的任意一种或几种的组合，本申请对于应力缓冲层2的材质并不做限定。

请继续参阅图3，在其中一个实施例中，步骤S3可以包括如下步骤：

于应力缓冲层2上形成由下至上依次叠置的沟道层301及势垒层302。

于上述实施例提供的晶体管的制备方法中，势垒层302与沟道层301之间形成二维电子气，栅极可以通过耗尽其下方的二维电子气来实现常关。

在一个示例中，沟道层301可以包括但不仅限于氮化镓沟道层；在另一个示例中，势垒层302可以包括但不仅限于氮化铝镓势垒层；本申请对于沟道层301及势垒层302的材质均不做限定。

对于步骤S4，在其中一个实施例中，请参阅图4，步骤S4可以包括如下步骤：

S401：形成栅极材料层711；

S402：于栅极材料层711的上表面形成顶栅介质材料层712；

S403：对顶栅介质材料层712及栅极材料层711进行图形化，以得到栅极701及顶栅介质层702，如图5所示，顶栅介质层702位于栅极701上，且与栅极701相接触。

具体的，可以通过但不仅限于光刻的方式于顶栅介质材料层712及栅极材料层711上定义出栅极区域，再采用刻蚀工艺依次刻蚀栅极区域之外的顶栅介质材料层712及栅极材料层711，以形成顶栅介质层702及栅极701。

在其中一个实施例中，顶栅介质层702可以为单层结构，如图5所示。

在其中一个实施例中，栅极701可以与顶栅介质层702形成同质结接触或异质结接触。

上述实施例提供的晶体管结构的制备方法，通过栅极701与顶栅介质层702形成同质结接触或异质结接触，使得栅极701与顶栅介质层702能够形成P-N结结构，从而能够在栅极701及顶栅介质层702内都出现良好的耗尽区扩展效果，使得正向栅压下峰值电场在空间上分布更加均匀。

在上述实施例的基础上，当顶栅介质层702与栅极701形成同质结接触时，顶栅介质层702可以包括但不限于掺杂氮化镓层或掺杂氮化铝镓层中的任一种，即当顶栅介质层702与栅极701形成同质结接触时，顶栅介质层702可以包括重掺杂N型氮化镓层或重掺杂N型氮化铝镓层中的任一种；当顶栅介质层702与栅极701形成异质结接触时，顶栅介质层702可以包括但不限于氮化镓层、氧化镓层、氮氧化镓层、氮化铝镓层、氮化铝层、铝铟氮层、铟镓氮层或氮化铝铟镓层中的任一种。

在其中一个实施例中，顶栅介质层702可以为多层依次叠置的介质层的多层结构。

在上述实施例的基础上，顶栅介质层702中各介质层的材质不同，或各所述介质层的材质相同但各介质层的掺杂类型不同。

譬如，请参阅图11，在其中一个实施例中，顶栅介质层702可以包括但不限于由下至上依次叠置的N型氮化镓层712、P型氮化镓层722及N型氮化镓层712，本申请对此并不做限定，在实际制备过程中，可以对各介质层的厚度和掺杂浓度进行合理配置，保证P-N结之间电气隔离。

请参阅图6，在其中一个实施例中，步骤S4之后可以包括如下步骤：

S5：于二维电子气结构3上形成钝化材料层411，钝化材料层411覆盖二维电子气结构3的上表面、栅极701及顶栅介质层702。

在一个示例中，钝化材料层411可以包括但不限于二氧化硅层(SiO2)、氮化硅层(SiNx)、氮氧化硅层(SiON)、氧化铝层(Al2O3)、氮化铝层(AlN)或氮氧化铝层(AlON)等等中的任意一种或几种的组合，本申请对于钝化材料层411的材质和结构均不做限定。

对于步骤S6，请结合图2中的S6参阅图7至10，于顶栅介质层702上形成栅电极703，栅电极703与顶栅介质层702相接触。具体的，在一个示例中，如图10所示，栅极结构7可以包括由下至上依次叠置的栅极701、顶栅介质层702及栅电极703。

具体的，在其中一个实施例中，步骤S6可以包括如下步骤：

于钝化材料层411内形成第一开口421，第一开口421暴露出顶栅介质层702，如图8所示；

于第一开口421内形成栅电极703，如图10所示。

在其中一个实施例中，可以在步骤S6之前，分别形成源极5及漏极6，源极5及漏极6分别位于栅极结构7相对的两侧。

具体的，在一个示例中，可以在于第一开口421内形成栅电极703的步骤之前，于钝化材料层411内形成第二开口，第二开口位于第一开口421相对的两侧；并于第二开口内分别形成源极5及漏极6，如图9所示，源极5及漏极6分别位于栅极结构7相对的两侧。

在另一个可能的实施例中，也可以在步骤S6的同时，形成源极5及漏极6，源极5及漏极6分别位于栅极结构7相对的两侧。

具体的，在一个示例中，可以在于钝化材料层411内形成第一开口421的同时，于钝化材料层411内形成第二开口，以得到钝化层4，第二开口位于第一开口421相对的两侧，如图8所示。

在上述实施例的基础上，于第一开口421内形成栅电极703的同时，于第二开口(图8中未标示出)内分别形成源极5及漏极6，源极5及漏极6分别位于栅极结构7相对的两侧，如图10所示。

具体的，在其中一个实施例中，可以同时形成第一开口421及第二开口，并通过一步工艺同时制备形成源极5、漏极6及栅电极703；也就是说，源极5、漏极6及栅电极703可以分别制备，亦可同时制备。

在一个示例中，栅电极703可以与顶栅介质层702形成欧姆接触、肖特基接触或其他接触，本申请对于栅电极703与顶栅介质层702之间形成的接触形式并不做限定。

具体的，在其中一个实施例中，栅电极703可以与顶栅介质层702形成欧姆接触。

上述实施例提供的晶体管结构的制备方法，通过栅电极703与顶栅介质层702形成欧姆接触，使得可以在步骤S6的同时，形成源极5及漏极6，减少工艺步骤，降低成本。

在一个示例中，可以采用但不限于光刻、刻蚀、沉积和/或剥离等工艺制备形成源极5、漏极6及栅电极703，本申请对于形成源极5、漏极6及栅电极703的方式并不作限定。

在一个示例中，源极5及漏极6可以均与势垒层302相接触，如图10、图13及图14所示；在另一个示例中，如图12所示，源极5及漏极6也可以均贯穿势垒层302与沟道层301相接触；本申请对此并不做限定。

需要说明的是，在一个示例中，栅电极703的覆盖范围可以小于顶栅介质层702，如图10所示；在另一个示例中，栅电极703的覆盖范围也可以等于顶栅介质层702，如图13所示；在又一个示例中，栅电极703的覆盖范围还可以大于顶栅介质层702，如图14所示；本申请对此并不做限定。

在其中一个实施例中，栅电极703的覆盖范围可以小于顶栅介质层702；于上述实施例提供的晶体管的制备方法中，由于栅电极703的覆盖范围小于顶栅介质层702，能够避免栅电极703过早地被击穿，进一步地提升栅极结构7的击穿电压。

本申请还根据一些实施例，提供一种晶体管结构，请继续参阅图10，该晶体管结构可以包括栅极结构7。

具体的，栅极结构7可以包括由下至上依次叠置的栅极701、顶栅介质层702及栅电极703，且栅极701与顶栅介质层702相接触，顶栅介质层702与栅电极703相接触。

上述实施例提供的晶体管结构通过在栅极上引入顶栅介质层，使得所得晶体管结构的耗尽区能够向两个方向展宽，实现在正向栅压下峰值电场在空间上的均匀分布，将原本应位于栅极与栅电极之间的峰值电场被埋入顶栅介质层与栅极之间，从而提升栅极的可靠性；通过在栅极上引入顶栅介质层，还可以对栅极产生良好的保护作用，避免半导体器件制备工艺(譬如高温工艺或表面工艺等)过程对栅极上表面的影响，同时还可以避免不同的栅电极对半导体器件性能的影响，提升半导体器件制备工艺的兼容性，简化工艺流程。

进一步的，在传统晶体管结构中，由于栅电极与栅极直接接触，在对栅极结构加压时，所有的压降会存在于栅电极内；上述实施例提供的晶体管结构通过改变正向栅压下峰值电场的空间分布，实现对峰值电场的均匀调控，使得该晶体管结构的耗尽区能够向两个方向展宽，提高栅极结构的击穿电压。

在其中一个实施例中，栅极701可以包括但不仅限于P型氮化镓栅极或P型氮化铝镓栅极。

在一个示例中，P型氮化镓栅极可以包括但不限于掺杂镁(Mg)的氮化镓栅极或氮化铝镓栅极中的一种或几种的组合，本申请对于P型氮化镓栅极的具体材质并不做限定。

在其中一个实施例中，P型氮化镓栅极包括高温退火激活的P型氮化镓层。

上述实施例提供的晶体管结构，通过高温退火激活的P型氮化镓层，可以避免在顶栅介质层702生长的过程中，钝化P型氮化镓栅极内的掺杂(譬如镁掺杂)。

在一个示例中，高温退火的温度为800℃～1200℃，譬如800℃、900℃、1000℃、1100℃或1200℃等，本申请对于高温退火的温度并不做限定。

在一个示例中，栅电极703可以与顶栅介质层702形成欧姆接触、肖特基接触或其他接触，本申请对于栅电极703与顶栅介质层702之间形成的接触形式并不做限定。

具体的，在其中一个实施例中，栅电极703可以与顶栅介质层702形成欧姆接触。

上述实施例提供的晶体管结构，通过栅电极703与顶栅介质层702形成欧姆接触，使得在制备该晶体管结构的过程中，可以通过一步工艺同时制备形成源极5、漏极6及栅电极703，减少工艺步骤，降低成本。

在其中一个实施例中，栅极701可以与顶栅介质层702形成同质结接触或异质结接触。

上述实施例提供的晶体管结构，通过栅极701与顶栅介质层702形成同质结接触或异质结接触，使得栅极701与顶栅介质层702能够形成P-N结结构，从而能够在栅极701及顶栅介质层702内都出现良好的耗尽区扩展效果，使得正向栅压下峰值电场在空间上分布更加均匀。

在一个示例中，栅极701与顶栅介质层702之间还可以具有结终端结构，譬如超级结、金属场板、沟槽或渐变结等等，本申请对此并不做限定。本申请能够通过栅极701与顶栅介质层702之间的结终端结构，减少栅极结构7侧壁存在的高电场对栅极结构7可能造成的损伤。

需要说明的是，本申请对于顶栅介质层702的材质及结构均不做限定。

在其中一个实施例中，顶栅介质层702可以为单层结构。

在上述实施例的基础上，当顶栅介质层702与栅极701形成同质结接触时，顶栅介质层702可以包括但不限于掺杂氮化镓层或掺杂氮化铝镓层中的任一种，即当顶栅介质层702与栅极701形成同质结接触时，顶栅介质层702可以包括重掺杂N型氮化镓层或重掺杂N型氮化铝镓层中的任一种；当顶栅介质层702与栅极701形成异质结接触时，顶栅介质层702可以包括但不限于氮化镓层、氧化镓层、氮氧化镓层、氮化铝镓层、氮化铝层、铝铟氮层、铟镓氮层或氮化铝铟镓层中的任一种。

在其中一个实施例中，顶栅介质层702可以为多层依次叠置的介质层的多层结构。

在上述实施例的基础上，顶栅介质层702中各介质层的材质不同，或各所述介质层的材质相同但各介质层的掺杂类型不同。

譬如，请参阅图11，在其中一个实施例中，顶栅介质层702可以包括但不限于由下至上依次叠置的N型氮化镓层712、P型氮化镓层722及N型氮化镓层712，本申请对此并不做限定，在实际制备过程中，可以对各介质层的厚度和掺杂浓度进行合理配置，保证P-N结之间电气隔离。

在其中一个实施例中，栅电极703可以包括但不限于为多晶硅栅电极、金属栅电极或高温退火后的金属栅电极中的任意一种或几种的组合，本申请对于栅电极703的材质和结构均不做限定。

请继续参阅图10，在其中一个实施例中，该晶体管还可以包括衬底1、应力缓冲层2、二维电子气结构3、源极5及漏极6。

具体的，应力缓冲层2位于衬底1上；二维电子气结构3位于应力缓冲层2上；源极5位于栅极结构7的一侧，且与二维电子气结构3相接触；漏极6位于栅极结构7远离源极5的一侧，且与二维电子气结构3相接触。

在一个示例中，应力缓冲层2可以包括但不限于氮化铝层(AlN)、氮化铝镓层(AlGaN)或氮化镓层(GaN)等等中的任意一种或几种的组合。

具体的，于二维电子气结构3中形成有二维电子气；上述实施例提供的晶体管结构，可以通过P型氮化镓栅极或P型氮化铝镓栅极耗尽二维电子气结构3中形成的二维电子气，使器件处于常关状态，提升晶体管结构更加安全的操作特性。

在一个示例中，源极5及漏极6均可以包括但不仅限于导电薄膜。

请继续参阅图10，在其中一个实施例中，该晶体管还可以包括钝化层4。

具体的，钝化层4位于二维电子气结构3上；栅极结构7、源极5及漏极6均位于钝化层4内。

在一个示例中，钝化层4可以包括但不限于二氧化硅层(SiO2)、氮化硅层(SiNx)、氮氧化硅层(SiON)、氧化铝层(Al2O3)、氮化铝层(AlN)或氮氧化铝层(AlON)等等中的任意一种或几种的组合，本申请对于钝化层4的材质和结构均不做限定。钝化层4可以用于减小电流崩塌。

请继续参阅图10，在其中一个实施例中，二维电子气结构3可以包括沟道层301及势垒层302。

具体的，沟道层301位于应力缓冲层2上；势垒层302位于沟道层301上。

于上述实施例提供的晶体管中，势垒层302与沟道层301之间形成二维电子气，栅极701可以通过耗尽其下方的二维电子气来实现常关。

在其中一个实施例中，钝化层4位于势垒层302上。

在一个示例中，源极5及漏极6可以均与势垒层302相接触，如图10、图13及图14所示；在另一个示例中，如图12所示，源极5及漏极6也可以均贯穿势垒层302与沟道层301相接触；本申请对此并不做限定。

在一个示例中，沟道层301可以包括但不仅限于氮化镓沟道层，本申请对于沟道层301的材质并不做限定。

在一个示例中，势垒层302可以包括但不仅限于氮化铝镓势垒层，本申请对于势垒层302的材质并不做限定。

需要说明的是，在一个示例中，栅电极703的覆盖范围可以小于顶栅介质层702，如图10所示；在另一个示例中，栅电极703的覆盖范围也可以等于顶栅介质层702，如图13所示；在又一个示例中，栅电极703的覆盖范围还可以大于顶栅介质层702，如图14所示；本申请对此并不做限定。

在其中一个实施例中，栅电极703的覆盖范围可以小于顶栅介质层702；于上述实施例提供的晶体管的制备方法中，由于栅电极703的覆盖范围小于顶栅介质层702，能够避免栅电极703过早地被击穿，进一步地提升栅极结构7的击穿电压。

应该理解的是，虽然图2及图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2及图4中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。