具体实施方式

电子电路可包含控制电路。例如，控制电路可响应于反馈信号而产生控制信号。反馈信号可通过测量(例如，比较)响应于至少部分地对控制信号作出响应而产生的量产生的信号来产生。

在一些电子电路中，反馈信号可通过放大响应于对控制信号作出响应而产生的量产生的信号(例如，放大差分信号的相应导体之间的电压差)来产生。此类控制电路的稳定性及准确性取决于用于产生反馈信号的电路系统的延时(例如，延迟)。通常，降低用于产生反馈信号的电路系统的功率消耗可能增加延迟时间及/或降低反馈信号的准确性。

相比之下，增加用于产生反馈信号的电路系统的功率消耗可减少延迟时间及/或增加反馈信号的准确性。然而，增加用于产生反馈信号的电路系统的功率消耗可能导致降低的操作特性，例如增加的功率消耗及增加的热消散(例如，这可能需要补救冷却)、更大的组件(例如，为了更大的额定功率)、减少的电池寿命(例如，这另外可能需要更大的能量存储)，及/或增加对用于主动冷却的线路功率的需要。

一些电子系统可包含可经布置以响应于输入信号电压而主动地控制源电流的放大器(例如，其可包含至少一个晶体管)。放大器的一些实例可经布置为比较器。针对给定源电流(例如，用于为比较器供电)，比较器通常快速地响应于第一及第二输入信号的较小电压变化。而且，由于在其期间共同节点稳定到适当(例如，理想)值的时间，比较器通常较慢地响应于第一及第二输入信号中可能存在的较大电压变化。增加用于为比较器供电的电流源的源电流输出可能增加比较器的速度及/或准确性。然而，增加比较器的源电流也会增加比较器的功率消耗。提高比较器的功率消耗可能使比较器设计不适合至少一些较低功率的系统。

本文中所描述的实例比较器可经布置以将第一输入信号电压与第二输入信号电压进行比较，且响应于所述比较而产生输出信号(例如，单端或互补输出信号)。实例比较器可在可能以其它方式使性能降级(例如，增加延时及/或降低输出准确性)的一些输入状况期间选择性地增加功率。

图1是用于对输入信号波动的低功率响应的实例比较器100的示意图。比较器100包含第一级110、复本输入晶体管对120、Aux_bias产生器130、电流开关140、第二级150及第三级160。在至少一个实施方案中，比较器100经布置以当检测到差分放大器的共同节点的电流不足状况时，将一对差分输入信号进行比较且选择性地将电流添加到所述共同节点。

第一级110是具有输入晶体管对112及电流镜115的放大器。所述输入晶体管对可包括例如晶体管Ql及Q2的PMOS(P型金属氧化物半导体)晶体管，其中晶体管Q1及Q2包含耦合到至少第一电流源I1的共同节点(例如，共同源极节点114)。在其它实例中，晶体管Q1及Q2是不同类型的晶体管。所述电流镜包含NMOS(N型金属氧化物半导体)晶体管Q3及Q4，及电阻器R1及R2(例如，用于产生用来偏置Q3及Q4的共同栅极的Replica_load_CG信号)。Q3及Q4的漏极分别经耦合到Q1及Q2的漏极。电阻器R1及R2(例如，经布置为分压器)串联耦合在Q3与Q4的相应漏极之间(例如，其中所述漏极经耦合为包含Q3及Q4的电流镜的第一及第二输入)。在其它实例中，晶体管Q3及Q4是不同类型的晶体管。电阻器R1与R2之间的中央节点113(例如，分压节点)经耦合以偏置Q3及Q4的相应控制端子(例如，以共同偏置Q3及Q4的栅极)。

第一级110是经耦合以差分地接收输入信号，例如正输入信号(INP)及负输入信号(INM)的差分放大器。信号INP及信号INM分别控制流动通过Q1及Q2的电流。共同源极节点114的电压是响应于由第一电流源(例如，电流源I1)供应的电流且响应于由晶体管Q1及Q2选择性地控制的电流而产生。在一些状况(例如，由输入信号的电压变化引起)下，可能出现共同源极节点114的电流不足状况，使得共同节点的电压上升可能被延迟及/或导致比较器100的错误输出。

复本输入晶体管对120是输入晶体管对112的复本电路。例如，复本输入晶体管对120包含PMOS晶体管Q5及Q6，所述PMOS晶体管可具有相同大小或以其它方式经缩放以确定(例如，检测、模仿、仿真及/或模拟)输入晶体管对112的性能(例如，Q1及/或Q2的至少一个操作特性)。Q5及Q6的源极节点经耦合到共同源极节点114，且Q4及Q6的栅极分别经耦合到信号INP及INM。在此布置中，复本输入晶体管对120可响应于输入晶体管对112所经历的相同(或类似)同期输入状况。例如，复本输入晶体管对可检测共同节点的电压降，其中检测到的电压降是响应于输入信号(例如，信号INP或INM)的上升而产生。

复本输入晶体管对120的输出(例如，Q5及Q6的共同耦合漏极)是用于指示(例如，仿真)输入晶体管对112的同期响应的复本信号(例如，Replica_load)。复本信号可沿着反馈路径耦合以产生用于经由电流开关140控制本文中所描述的电流到共同源极节点114的选择性添加的反馈信号(例如，Aux_bias)。例如，在电流不足状况期间，复本输入晶体管对120的输出电流(例如，尾电流)减小，这指示电流不足状况。响应于复本输入晶体管对120的尾电流的减小，可断言Aux_bias反馈信号，使得流动通过Q7的漏极的电流为共同源极节点114贡献补充电荷。

Aux_bias产生器130经耦合以接收复本输入晶体管对120的输出。Aux_bias产生器130包含电流源I2、NMOS晶体管Q8及NMOS晶体管Q9。晶体管Q8是由正规化共源共栅(ncas)控制信号来偏置且Q9是由正规化偏压(nbias)控制信号来偏置。选择相应控制信号电压，使得Aux_bias产生器130响应于Replica_load信号的电流的减小而断言Aux_bias信号(且当Replica_load信号指示共同源极节点114的电流不足状况已减少时取消断言Aux_bias信号)。

当信号Replica_load指示共同源极节点114的电流不足状况时，将更少电流添加到流动通过Q9的漏极的电流(其中以其它方式流动通过Q9的电流经由Q8从I2耦合)。响应于更少电流经添加到流动通过Q9的电流，Q8的源极的(例如，节点Aux_bias的)电压下降，使得PMOS晶体管Q7被接通。

电流开关140包含Q7及电阻器R3。电阻器R3是用于耦合待通过Q7选择性耦合到共同源极节点114中的有限电流的电流源。节点Aux_bias经耦合到Q7的控制端子(例如，栅极)。晶体管Q7经布置以响应于Aux_bias电压而选择性地将电流施加到共同源极节点114。在至少一个实例中，电流源I1是第一电流源，电流源R3(例如，其经耦合到VDD电源轨)是第二电流源，且第一及第二电流源并联耦合在电源轨与共同节点之间。

第二级150是包含PMOS晶体管Q10及Q11以及NMOS晶体管Q12及Q13的第二级放大器。第二级放大器经耦合以将从第一级放大器接收的差分输入转换为第二级放大器的单端输出。晶体管Q10是主晶体管且晶体管Q11是从晶体管。主及从晶体管经布置为用于响应于第一级输出信号(例如，第一级差分输出信号)而产生第二级输出信号的电流镜。例如，电流镜(Q10及Q11)晶体管是响应于第一级输出负信号(1st_stage_out_minus信号)而被偏置，而第二级输出信号(2nd_stage_output信号)是响应于1st_stage_out_plus信号且响应于由Q11供应的电流而产生。第二级150可经布置为单端输出转换器的差分输入。在另一实例(未展示)中，第二级150可经布置为具有差分输出，使得比较器100可经布置为具有差分输出。

第三级160是放大器(例如，缓冲器及/或输出级)，其经布置以量化第二级输出(例如，模拟信号2nd_stage_output)，且输出用于指示差分输入信号对的比较结果的信号(例如，数字信号)。例如，所述第三级可包含用于缓冲及反相第二级输出以产生输出信号作为比较器输出(Comp_Out)的奇数个反相器。

在一些实例中，低功率响应比较器包含经布置以接收第一及第二输入信号(例如，可随时间变动的电压)的输入晶体管对(例如，输入晶体管对112)。输入晶体管对可包含第一晶体管(例如，Q1)及第二晶体管(例如，Q2)。第一晶体管的第一电流端子(例如，源极或漏极)经耦合到第二晶体管的第一电流端子及共同节点(例如，共同源极节点114)。第一晶体管的控制端子(例如，栅极)经耦合到第一输入信号，且第二晶体管的控制端子经耦合到第二输入信号。

第一电流源(例如，常开电流源I1)包含耦合到共同节点的电流输出，使得(例如)第一电流源提供通过共同节点耦合到第一及第二晶体管的相应电流端子的第一电流。(术语“源极”不需要指代PMOS或NMOS晶体管的源极端子且取决于上下文可指正或负电流源。)

输入晶体管对的晶体管可响应于耦合到输入晶体管对的晶体管的控制端子的输入信号而个别地控制相应电流。在实例中，输入晶体管对的每一晶体管可经布置以独立地控制(例如，通过响应于控制信号而改变源极与漏极端子之间携载的电流)从输入晶体管对的共同节点供应的源电流的一部分。

在实例中，输入晶体管对的相应源极经耦合到共同节点，且输入晶体管对的相应漏极经耦合到相应漏极节点。因此，相应的第一及第二输入电压的电压变化可控制第一及第二电流的相应量值，其中第一及第二电流分别从输入晶体管对的相应晶体管的源极流动到漏极(或例如从漏极流动到源极)。

本文中所描述的实例低功率响应比较器(例如，比较器100)可包含用于指示(例如，复制或仿真)输入晶体管对对第一及第二输入信号的变化的响应的复本电路(例如，复本输入晶体管对120电路)。复本电路可包含复本输入晶体管对，所述复本输入晶体管对经耦合以从将电流供应到所述输入晶体管对的共同节点接收电流。复本输入晶体管对不需要使用所述输入晶体管对的每一晶体管的相同精准设计特征来实例化(例如，物理制造)；例如，复本输入对的晶体管可经缩放，使得复本电路可仿真输入晶体管对的经缩放响应。

实例复本输入晶体管对可包含第三及第四晶体管。第三晶体管的第一电流端子经耦合到第四晶体管的第一电流端子及共同节点。第三晶体管的第二电流端子经耦合到第四晶体管的第二电流端子及反馈信号节点。第三晶体管的控制端子经耦合到第一输入信号，且第四晶体管的控制端子经耦合到第二输入信号。

如本文中所描述，复本输入晶体管对可仿真输入晶体管对。例如，复本输入晶体管对可产生用于指示(例如，仿真)输入晶体管对的同期响应的复本信号(例如，在图1的Replica_load节点处)。复本信号可经布置以产生由输入晶体管对产生(例如，在共同源极节点114处产生)的用于指示共同节点的电流不足状况的反馈信号(例如，图1的Aux_bias信号)。

复本输入晶体管对可检测(例如，通过输入晶体管对的仿真)输入晶体管对的电流不足响应，因为例如复本输入晶体管对经耦合到类似输入(或从类似输入导出的缓冲输入)，所述类似输入经耦合以控制第一晶体管对(例如，输入晶体管对)。

电流不足响应是输入晶体管对(例如，输入晶体管对112)对由第一电流源供应的电流及对第一及第二输入信号的响应。例如，在两个晶体管之间的节点中可能存在(例如导致或产生)电流不足状况，其中第一晶体管将电流供应到所述节点，且所述节点的电容(及由第二晶体管远离所述节点传导的电流)阻止所述节点的电压变化。

为了确定电流不足响应，第三及第四晶体管的第二电流端子经耦合到反馈信号节点以产生组合电流。组合电流是经确定性能的指示(例如，Replica_load信号)且经耦合到反馈信号节点以产生用于控制电流开关(例如，电流开关140)的反馈信号(例如，Aux_bias信号)。

电流开关包含耦合到电源轨的第一电流端子、耦合到共同源极节点的第二电流端子及耦合到反馈信号节点的控制端子。电流开关经布置以响应于经确定性能的指示而选择性地将电流耦合到共同节点中。偏压产生器(例如，Aux_bias产生器130)可响应于经确定性能的指示而产生反馈信号(例如，偏压信号)。反馈信号控制(例如，激活及/或调节)电流开关(例如，例如电流开关140的升压电流源)。例如，偏压产生器经布置以响应于从反馈信号节点接收的指示的电流的减小而断言偏压信号以激活电流开关。

因此，存在反馈回路，使得(例如)电流开关调节(例如，响应于反馈信号节点而选择性地提供)第二电流(例如，扩增电流)到共同节点的耦合。反馈信号可包含在相关联反馈路径中产生的信号，例如用于选择性地控制电流开关的控制信号。

电流开关可经耦合以产生(例如，放大及/或注入)受控升压电流以动态地扩增用于为输入晶体管对供电的源电流。用于为输入晶体管对供电的源电流可通过控制升压电流(例如，如由电流开关调节)到输入晶体管对的共同源极节点的添加来选择性地施加。选择性地扩增用于为输入晶体管对供电的源电流可节省原本将通过提供例如(例如，第一电流源的)固定量值源电流耗尽的功率以避免输入晶体管对的共同源极节点的电流不足响应。

扩增的源电流经耦合到输入晶体管对的第一及第二电流端子。在实例配置中，第一晶体管的第二电流端子(例如，漏极或源极)可经耦合到比较器的第二级的第一输入且第二晶体管的第二电流端子可经耦合到比较器的第二级的第二输入。在实例配置中，第二级的输出信号(例如，模拟输出信号)可被量化(例如，转换为数字值)且作为比较器的输出信号(例如，作为数字输出)耦合。如本文中所描述，共同节点源电流的选择性扩增可帮助减少延时及输出错误，同期维持本文中所描述的低功率响应比较器的低功率消耗。

用于为输入晶体管对供电的共同节点源电流的选择性扩增可减少由输入晶体管对以其它方式消耗的静态电流且减少延时(例如，如本文中关于图1、图3、图5及图7所描述)。此外，所述源电流的选择性扩增可增加放大器准确性且消除一些种类的寄生比较器错误(例如，如本文中关于图6所描述)。

比较器100的共同源极节点的电流不足响应可通过在模拟中停用电流开关140的接通来展示。例如，当电流开关140在模拟中被停用时，展示由电流不足的共同源极节点引起的延时(例如，如本文中关于图2、图4及图6所描述)，且展示由电流不足的共同源极节点引起的输出错误(例如，如本文中关于图6所描述)。所述模拟是使用例如SPICE(具有集成电路重点的模拟程序)的模拟程序来执行以用数学方式产生建模电路对输入信号波动的响应。

图2是实例比较器对大输入信号转变的经停用低功率响应的实例模拟的波形图。实例模拟200包含用于展示上文中参考图1所描述的比较器100的部分的实例操作的波形。实例波形包含波形INM 210(例如，耦合到图1的Q2的栅极的“输入负”信号)、波形INP 220(例如，Q1的“输入正”信号)、波形Comp_Out 230(例如，第三级160的“比较器输出”信号)、(例如，耦合到晶体管Q1、Q2、Q5及Q6的相应源极且耦合到Q7的漏极的节点Common_Source_Node的)波形Source 240及波形Aux_bias 250(例如，耦合到Q7的栅极)。实例比较器对大输入信号转变的低功率增强响应可响应于模拟参数而被停用(例如，可在模拟200中通过经由理想开关将Aux_bias节点耦合到3.9伏而停用用于产生低功率响应的反馈信号)。

在用于说明比较器100对大输入信号转变的电流不足响应的模拟200中，波形INM210最初被断言处于接地电势(例如，0伏)且波形INP 220最初被断言处于大约2.90伏。因为波形INP 220的量值大于波形INM 210的量值(例如，在稳态状况下)，所以波形Comp_Out 230最初是逻辑一(例如，逻辑高电平，其在本文被表示为例如大于1.42伏的电压)。

波形Source 240指示响应于由第一电流源(例如，电流源I1)供应的电流，且响应于由晶体管Q1及Q2选择性地控制的电流，共同源极节点114的电压最初被驱动到大约1.2伏。例如，响应于波形INM 210处于接地电势(例如，其强力地偏置Q2以使其传导)，响应于波形INP 220处于大约2.90伏(例如，其适度地偏置Q1以使其传导)，且响应于Q3及Q4的共同受控电流镜(例如，其经由R1及R2的电阻器网络而共同被偏置)，波形Source 240被驱动到大约1.2伏。

响应于电流源I2，波形Aux_bias 250最初被驱动到大约3.90伏的值。实例比较器对大输入信号转变的低功率增强响应可响应于模拟参数而被停用(例如，可在模拟200中通过经由理想开关将Aux_bias节点耦合到3.9伏而停用用于产生低功率响应的反馈信号)。

在比较器100的操作期间，复本输入晶体管对120电路的反馈信号可为响应于复本输入晶体管对120电路的“尾”电流而产生的电压。在模拟200中，反馈信号与波形Aux_bias250解耦(例如，作为模拟200输入参数的函数)(当晶体管Q8处于关断状态时)。反馈信号被停用(例如，通过响应于模拟200输入参数而关断Q8)，使得例如可看到具有经停用低功率增强的比较器100的响应。在实例中未启用所描述的低功率选定电流增强的情况下，比较器100的模拟200展示共同源极节点114的电压(例如，波形Source240)上升到稳态电平的长延时(例如，大约230纳秒)。

波形Aux_bias 250经耦合到晶体管Q7的控制端子(例如，栅极)。晶体管Q7经布置为用于选择性地将电流施加到共同源极节点114的可编程(例如，响应于栅极电压而可编程)电流源。在模拟200中，晶体管Q7被偏置(响应于模拟200输入)以免选择性地将电流施加到共同源极节点114(例如，响应于由复本输入晶体管对120电路产生的反馈信号而施加电流)。因为波形Aux_bias 250是大约3.90伏，所以PMOS晶体管Q7处于关断状态，使得无升压电流被电流源Q7注入到(例如，Q1及Q2的)共同源极节点114中。

在到模拟200中的10微秒处，波形INM 210经驱动(例如，作为模拟200的输入参数)以经历从接地电势到大约2.92伏的电压(例如，其接近于—但大于—波形INP 220的同期电压)的大电压转变212。波形INM 210的转变212引起瞬变222及252(例如，经由寄生耦合及/或“接地反弹”)。

作为对转变212的响应，使晶体管Ql的栅极电压上升到大约2.92伏。因此，Q1的栅极电压(在转变212之后)高于Q2的同期栅极电压。电流源I1被设计成以低的最大值供应电流(例如，通过设计，以节省功率)。最大电流的低电平可能导致电流不足响应，这促成共同源极节点114的电压上升(在转变242期间)的延时(例如，延迟)。转变242期间的波形Source240是响应于由电流源I1供应的有限电流、共同源极节点114电容及由包含晶体管Q3及Q4的电流镜汲取的电流而上升(例如，缓慢地)。

形成(例如，Ql及Q2的)共同源极节点114的结构的寄生状况阻止共同源极节点114的电压上升(例如，瞬时上升)。因此，转变242的摆动速率是有限的，且波形Source 240上升到大约3.6伏是以大约200纳秒的延时来实现。(在下文中关于图3所描述的模拟中，针对波形INM 210及波形INP 220的类似特性，低功率增强响应可将共同源极节点114的电压上升的延时减少达140纳秒)。

在模拟200中，波形Comp_Out 230响应于波形INM 210到大于波形INP 220的同期电压的电压的转变212而切换(例如，切换为低)。响应于转变212，波形Comp_Out 230从逻辑一切换到逻辑零(其中逻辑零被表示为接地电压且逻辑一被表示为近1.42伏的电平)。波形Comp_Out 230在转变232期间切换到逻辑零，其在时间202(例如，大约10.33微秒)达到逻辑零电平。

在时间202，模拟200接近稳态响应。波形INM 210是大约2.92伏且波形INP 220是大约2.90伏。在转变242之后，波形Source 240维持在大约3.6伏的电压。因为复本输入晶体管对120电路的反馈控制被停用，所以波形Aux_bias 250维持在大约3.90伏的电压。

模拟200中所展示的比较器100的延时可从波形INM 210的转变212的开始到波形Comp_Out 230的转变232的结束测量。当如此测量时，模拟200中的比较器100的延时是大约330纳秒，其中模拟200包含停用复本输入晶体管对120电路的反馈控制。在下文中关于图3所描述的模拟中(其中复本输入晶体管对120电路的反馈控制未作为模拟参数而被停用)，模拟200中的比较器100的延时减少到大约124纳秒。

图3是实例比较器对大输入信号转变的低功率增强响应的实例模拟的波形图。实例模拟300包含用于展示上文中参考图1所描述的比较器100的部分的实例操作的波形。实例波形包含：波形INM 310、波形INP 320、波形Comp_Out 330、波形Source 340及波形Aux_bias 350。在模拟300中启用实例比较器对大输入信号转变的低功率增强响应。

在用于说明比较器100对大输入信号转变的电流升压响应的模拟300中，波形INM310最初被断言为处于接地电势(例如，0伏)且波形INP 320最初被断言为处于大约2.90伏。因为波形INP 320的量值大于波形INM 310的量值(例如，在稳态状况下)，所以波形Comp_Out 330最初是逻辑一(例如，1.42伏)。

波形Source 340(Common_Source_Node)指示响应于由第一电流源(例如，电流源I1)供应的电流，且响应于由晶体管Q1及Q2选择性地控制的电流，共同源极节点114的电压最初被驱动到大约1.2伏。例如，响应于波形INM 310处于接地电势(例如，其强力地偏置Q2以使其传导)，响应于波形INP 320处于大约2.90伏(例如，其适度地偏置Q1以使其传导)，且响应于Q3及Q4的共同受控电流镜，波形Source 340被驱动到大约1.2伏。

在到模拟300中的10微秒处，波形INM 310经驱动以经历从接地电势到大约2.92伏的电压的大电压转变312。波形INM 310的转变312引起瞬变322。

响应于转变312，使晶体管Ql的栅极电压上升到大约2.92伏。因此，Q1的栅极电压(在转变312之后)高于Q2的同期栅极电压。电流源I1的电流最大值的低电平可能导致电流不足响应，这促成共同源极节点114的电压上升(在转变342期间)的延时。转变342期间的波形Source 340响应于由电流源I1供应的有限电流、共同源极节点114电容及由包含晶体管Q3及Q4的电流镜汲取的电流而上升(例如，缓慢地)。

复本输入晶体管对120(例如，经耦合到输入晶体管对112的输入)检测共同源极节点114的电流不足状况。响应于电流不足状况，减小复本输入晶体管对120的尾电流。响应于复本输入晶体管对120的尾电流的减小，将更少电流添加到流动通过Q9的漏极的电流。响应于更少电流被添加到流动通过Q9的电流，Q8的源极的电压(波形Aux_bias350)下降(例如，作为转变352)。例如，转变352在电流不足状况开始之后大约40纳秒处开始。

随着波形Aux_bias 350下降，PMOS晶体管(例如，开关)Q7增加传导性且将电流(经由电流开关140)添加到共同源极节点114。经由电流开关140的Q7将电流添加到共同源极节点114会减少共同源极节点114处的电流不足状况且加快在转变342期间波形Source 340的上升。

随着波形Source 340大约在转变342结束时上升到稳态电平(例如，3.6伏)，共同源极节点114的电流不足状况得到减轻。复本输入晶体管对120检测到共同源极节点114的电流不足状态的减少，且增加复本输入晶体管对120的尾电流。响应于复本输入晶体管对120的尾电流的增加，将更多电流添加到流动通过Q9的漏极的电流。响应于更多电流被添加到流动通过Q9的电流，Q8的源极的电压(例如，波形Aux_bias 350)上升(例如，作为转变354)。例如，转变354响应于波形Source 340上升到稳态电平(例如，其在模拟300中的电流不足状况开始之后大约98纳秒处发生)而开始。

随着波形Aux_bias 350在转变354期间上升，PMOS晶体管(例如，开关)Q7降低传导性且逐渐将更少电流(例如，从电流开关140供应)添加到共同源极节点114。波形Aux_bias350在比较器100响应(例如，正确地响应)于在到模拟300中的10微秒处发生的第一输入信号的相对变化之后上升到稳态电平(例如，3.6伏)。

在模拟300中，波形Comp_Out 330响应于波形INM 310到大于波形INP 320的同期电压的电压的转变312而切换。响应于转变312，波形Comp_Out 330从逻辑一切换到逻辑零。波形Comp_Out 330在转变332期间切换到逻辑零，其在时间302(例如，大约10.124微秒)达到逻辑零电平。

在时间302之后，模拟300接近稳态响应。波形INM 310是大约2.92伏且波形INP320是大约2.90伏。波形Source 340在转变342之后达到且维持在大约3.60伏的稳态电压。

模拟300中所展示的比较器100的延时可从波形INM 310的转变312的开始到波形Comp_Out 330的转变332的结束测量。当如此测量时，模拟300中的比较器100的延时通过由电流开关140添加的所描述电流升压缩短到大约124纳秒。模拟300的延时比模拟200的330纳秒的延时快176纳秒，其中复本输入晶体管对120电路的反馈控制被停用(例如，响应于模拟200参数输入)。

图4是实例比较器对小输入信号转变的经停用低功率增强响应的实例模拟的波形图。实例模拟400包含用于展示上文中参考图1所描述的比较器100的部分的实例操作的波形。实例波形包含波形INM 410、波形INP 420、波形Comp_Out 430、波形Source440及波形Aux_bias 450。实例比较器对小输入信号转变的低功率增强响应可响应于模拟参数而被停用(例如，可在模拟400中通过经由理想开关将Aux_bias节点耦合到3.9伏而停用用于产生低功率响应的反馈信号。

在用于说明比较器100对小输入信号转变的电流不足响应的模拟400中，波形INM410最初被断言(例如，在时间402之前)处于2.88伏的电势且波形INP 420最初被断言处于大约2.90伏。因为波形INP 420的量值大于波形INM 410的同期量值(例如，在稳态状况下)，所以波形Comp_Out 430最初是逻辑一(例如，1.42V)。

波形Source(Common_Source_Node)440指示响应于由第一电流源(例如，电流源I1)供应的电流，且响应于由晶体管Q1及Q2选择性地控制的电流，共同源极节点114的电压最初被驱动到大约3.55伏。例如，响应于波形INM 410处于2.88伏，响应于波形INP 420处于大约2.90伏且响应于Q3及Q4的共同受控电流镜(例如，其经由R1及R2的电阻器网络而共同被偏置)，波形Source 440被驱动到大约3.55伏。

响应于电流源I2，波形Aux_bias 450被驱动到大约3.90伏的值。实例比较器对小输入信号转变的低功率增强响应可响应于模拟参数而被停用(例如，可在模拟400中通过经由理想开关将Aux_bias节点耦合到3.9伏而停用用于产生低功率响应的反馈信号)。

在比较器100的操作期间，复本输入晶体管对120电路的反馈信号可为响应于复本输入晶体管对120电路的尾电流而产生的电压。在模拟400中，反馈信号与调制波形Aux_bias 450解耦(例如，作为模拟400输入参数的函数)。反馈信号被停用(例如，通过响应于模拟400输入参数而关断Q8)，使得例如可看到具有经停用低功率增强的比较器100的响应。在实例中未启用所描述的低功率选定电流升压增强的情况下，比较器100的模拟400展示共同源极节点114的电压(例如，波形Source 440)上升到稳态电平的延时(例如，大约40纳秒)。

波形Aux_bias 450经耦合到晶体管Q7的控制端子(例如，栅极)。晶体管Q7经布置为用于选择性地将电流施加到共同源极节点114的可编程(例如，响应于栅极电压而可编程)电流源。在模拟400中，晶体管Q7被停用(响应于模拟400输入)以免选择性地将电流施加到共同源极节点114(例如，响应于由复本输入晶体管对120电路产生的反馈信号而施加电流)。因为波形Aux_bias 450是大约3.90伏，所以PMOS晶体管Q7处于关断状态，使得无升压电流被电流源Q7注入到(例如，Q1及Q2的)共同源极节点114中。

在到模拟400中的10微秒处，波形INM 410经驱动(例如，作为模拟400的输入参数)以经历从2.88伏的电压到大约2.92伏的电压的小电压转变412。波形INM 410的转变412引起瞬变422及452。

响应于转变412，使晶体管Q2的栅极电压上升到大约2.92伏。因此，Q2的栅极电压(在转变412之后)高于Q1的同期栅极电压。电流源I1被设计成以低的最大值供应电流(例如，以节省功率)。最大电流的低电平可能导致电流不足响应，这促成共同源极节点114的电压上升(在转变442期间)的延时。转变442期间的波形Source 440响应于由电流源I1供应的有限电流、共同源极节点114电容及由包含晶体管Q3及Q4的电流镜汲取的电流而上升(例如，缓慢地)。

形成(例如，Ql及Q2的)共同源极节点114的结构的寄生状况阻止共同源极节点114的电压上升(例如，瞬时上升)。因此，转变442的摆动速率是有限的，且波形Source 440上升到大约3.6伏是以大约40纳秒的延时来实现。

在模拟400中，波形Comp_Out 430响应于波形INM 410到大于波形INP 420的同期电压的电压的转变412而切换。响应于转变412，波形Comp_Out 430从逻辑一切换到逻辑零。波形Comp_Out 430在转变432期间切换到逻辑零，其在时间404(例如，其中时间404是10.056微秒)之前大约1纳秒达到逻辑零电平。

在时间404，模拟400接近稳态响应。波形INM 410是大约2.92伏且波形INP 420是大约2.90伏。在转变442之后，波形Source 440维持在大约3.57伏的电压。因为复本输入晶体管对120电路的反馈控制被停用，所以波形Aux_bias 450维持在大约3.90伏的电压。

模拟400中所展示的比较器100的延时可从波形INM 410的转变412的开始到波形Comp_Out 430的转变432的结束测量。当如此测量时，模拟400中的比较器100的延时是大约55纳秒，其中模拟400包含停用复本输入晶体管对120电路的反馈控制。在下文中关于图5所描述的模拟中(其中复本输入晶体管对120电路的反馈控制未作为模拟参数而被停用)，模拟500中的比较器100的延时与模拟400中的比较器100的延时类似。

图5是实例比较器对小输入信号转变的低功率增强响应的实例模拟的波形图。实例模拟500包含用于展示上文中参考图1所描述的比较器100的部分的实例操作的波形。实例波形包含：波形INM 510、波形INP 520、波形Comp_Out 530、波形Source 540及波形Aux_bias 550。在模拟500中启用实例比较器对小输入信号转变的低功率增强响应。在初始状况下，波形Aux_bias是逻辑一，使得晶体管Q7被关断，且使得Q7不会(最初)将升压电流注入到共同源极节点114中。

在用于说明比较器100对小输入信号转变的电流升压响应的模拟500中，波形INM510最初被断言(例如，在时间502之前)处于2.88伏的电势且波形INP 520最初被断言处于大约2.90伏。因为波形INP 520的量值大于波形INM 510的量值(例如，在稳态状况下)，所以波形Comp_Out 530最初是逻辑一(例如，1.42伏)。

波形Source(Common_Source_Node)540指示响应于由第一电流源(例如，电流源I1)供应的电流，且响应于由晶体管Q1及Q2选择性地控制的电流，共同源极节点114的电压最初经驱动(例如，在时间502之前)到大约3.55伏。例如，响应于波形INM 510处于2.88伏，响应于波形INP 520处于大约2.90伏且响应于Q3及Q4的共同受控电流镜，波形Source 540被驱动到大约3.55伏。

在到模拟500中的10微秒处(例如，在时间502)，波形INM 510经驱动以经历从2.88伏的电压到大约2.92伏的电压的小电压转变512。波形INM 510的转变512引起瞬变522。

响应于转变512，使晶体管Q2的栅极电压上升到大约2.92伏。因此，Q2的栅极电压(在转变512之后)高于Q1的同期栅极电压。电流源I1的电流最大值的低电平可能导致电流不足响应，这促成共同源极节点114的电压上升(在转变542期间)的延时。转变542期间的波形Source 540响应于由电流源I1供应的有限电流、共同源极节点114电容及由包含晶体管Q3及Q4的电流镜汲取的电流而上升。

复本输入晶体管对120(例如，经耦合到输入晶体管对112的输入)检测共同源极节点114的电流不足状况。响应于电流不足状况，减小复本输入晶体管对120的尾电流。响应于复本输入晶体管对120的尾电流的减小，将更少电流添加到流动通过Q9的漏极的电流。响应于更少电流经添加到流动通过Q9的电流，Q8的源极的电压(波形Aux_bias550)下降(例如，作为转变552)。例如，转变552在电流不足状况开始之后大约10纳秒处开始。

随着波形Aux_bias 550下降，PMOS晶体管(例如，开关)Q7增加传导性且将电流(来自电流开关140)添加到共同源极节点114。在模拟500中，所得电流不足状况较轻(例如，由于波形INM 510的小电压变化，且从电流开关Q7到共同源极节点114的经添加电流不容易显著地加快(以图5中所展示的尺度)波形Source 540在转变542期间的上升。如下文中所描述，转变552不容易显著地接通晶体管Q7以将补充电流添加到共同源极节点114。

在模拟500中，波形Comp_Out 530响应于波形INM 510到大于波形INP 520的同期电压的电压的转变512而切换。响应于转变512，波形Comp_Out 530从逻辑一切换到逻辑零。波形Comp_Out 530在转变532期间切换到逻辑零，其在时间504(例如，大约10.055微秒)达到逻辑零电平。

在时间504，模拟500的波形INM 510是大约2.92伏，波形INP 520是大约2.90伏，且波形Source 540在转变542之后达到且维持在大约3.6伏的稳态电压。

模拟500中所展示的比较器100的延时可从波形INM 510的转变512的开始到波形Comp_Out 530的转变532的结束测量。如图5中所展示，模拟500中的比较器100的延时可与模拟400中的比较器100的延时(上文中所描述)进行比较。

图6是实例比较器对大输入信号转变的经停用低功率增强响应的另一实例模拟的波形图。实例模拟600包含用于展示上文中参考图1所描述的比较器100的部分的实例操作的波形。实例波形包含波形INM 610、波形INP 620、波形Comp_Out 630、波形Source640、波形Aux_bias 650、波形1st_stage_out_plus 660、波形1st_stage_out_minus 670及波形2nd_stage_output 680。通过模拟600参数关断晶体管Q8以停用用于控制Q7的电流升压的反馈信号(例如，经由波形Aux_bias 650)。

模拟600展示比较器100的共同源极节点114对第一输入信号变化到基本上接近于第二输入信号的第二值的第一值的电流不足响应。例如，当第一输入信号值与第二输入信号值之间的差是在接收第一及第二输入信号的放大器的输入偏移内的值时，第一输入信号值基本上接近于第二输入信号值。

在模拟600中，波形INM 610最初被断言(例如，在模拟600的10微秒标记之前)处于接地电势(例如，0伏)，而波形INP 620最初被断言处于大约2.90伏。因为波形INP620的初始量值大于波形INM 610的同期量值(例如，在初始稳态状况下)，所以波形Comp_Out 630最初是逻辑一(例如，1.42V)。波形Comp_Out 630是响应于波形1st_stage_out_minus 670与波形1st_stage_out_plus 660之间的差而产生，其中所述差由下文中所描述的波形2nd_stage_output 680指示。

波形Source(Common_Source_Node)640指示响应于由第一电流源(例如，电流源I1)供应的电流，且响应于由晶体管Q1及Q2选择性地控制的电流，共同源极节点114的电压最初被驱动到低电压(例如，1.2伏)。例如，响应于波形INM 610接地，响应于波形INP 620处于大约2.90伏且响应于Q3及Q4的共同受控电流镜(例如，其经由R1及R2的电阻器网络而共同被偏置)，波形Source 640被驱动到低电压(例如，1.2伏)。

响应于电流源I2，波形Aux_bias 650被驱动到大约3.90伏的值。实例比较器对大输入信号转变的低功率增强响应可响应于模拟参数而被停用(例如，可在模拟600中通过经由理想开关将Aux_bias节点耦合到3.9伏而停用用于产生低功率响应的反馈信号)。

在比较器100的操作期间，复本输入晶体管对120电路的反馈信号可为响应于复本输入晶体管对120电路的尾电流而产生的电压。在模拟600中，反馈信号与波形Aux_bias650解耦(例如，响应于模拟600输入参数)。反馈信号被停用(例如，响应于模拟600输入参数)，使得例如可看到具有经停用低功率增强的比较器100的响应。例如，“稳健”操作的缺陷(例如，对产生错误输出的敏感性)可由波形Comp_Out 630的实例乱真输出脉冲来演示(例如，其中所述乱真脉冲包含转变632及634)。

波形Aux_bias 650经耦合到晶体管Q7的控制端子(例如，栅极)。晶体管Q7经布置为用于选择性地将电流施加到共同源极节点114的可编程(例如，可响应于栅极电压而编程)电流源。在模拟600中，晶体管Q7被停用(响应于模拟600输入)以免选择性地将电流施加到共同源极节点114(例如，响应于由复本输入晶体管对120电路产生的反馈信号而施加电流)。因为在整个模拟600中波形Aux_bias 650是大约3.90伏，所以PMOS晶体管Q7处于关断状态，使得无升压电流被电流源Q7注入到(例如，Q1及Q2的)共同源极节点114中。

波形1st_stage_out_plus 660及波形1st_stage_out_minus 670分别响应于第一输入信号及第二输入信号而产生。例如，波形1st_stage_out_plus 660最初是大约169毫伏(响应于波形INM 610)，且波形1st_stage_out_minus 670是大约550毫伏(响应于波形INP620)。

第二级150响应于波形1st_stage_out_plus 660与波形1st_stage_out_minus670之间的差(其中波形1st_stage_out_plus 660及波形1st_stage_out_minus 670是第一级110输出信号)而产生波形2nd_stage_output 680。波形1st_stage_out_plus 660与波形1st_stage_out_minus 670的初始电压值之间的差大于第二级150输入晶体管Q12及Q13的输入偏移(例如，这导致输出错误的概率降低)。当波形1st_stage_out_plus 660与波形1st_stage_out_minus 670的初始电压值之间的差不大于第二级150的输入偏移时，所述第二级容易输出错误输出(如下文中所描述)。

响应于输入信号的差，波形2nd_stage_output 680最初是用于指示波形1st_stage_out_plus 660的量值小于波形1st_stage_out_minus 670的电压(例如，接地或近接地电势)。波形2nd_stage_output 680值(例如，最初处于接地电势)是由第三级160接收且由第三级160的输入门来量化(例如，最初作为输入逻辑零)。第三级160缓冲及反相输入逻辑零且输出经缓冲反相值作为波形Comp_Out 630(例如，其最初是逻辑一)。

在到模拟600中的10微秒处，波形INM 610经驱动(例如，作为模拟600输入参数)以经历从接地电势到大约2.88伏的电压的大电压转变612。波形INM 610上升到大约2.88伏的电压是仍旧小于波形INP 620的量值(例如，2.90伏)的电平，因此波形Comp_Out630是在理想情况下(例如，没有逻辑错误)预计不会切换(例如，改变输出逻辑状态)。波形INM 610的转变612引起瞬变622、652、662、672及682。

在转变612期间，晶体管Q2的栅极电压上升到大约2.88伏。在转变612之后，Q2的栅极电压保持低于Q1的同期栅极电压(例如，使得波形Comp_Out 630无法恰当地切换)。电流源I1被设计成以低的最大电流将电流供应到Common_Source_Node(例如，波形Source 640)(例如，通过设计，以节省功率)。最大电流的低电平导致电流不足响应(例如，响应于转变612)，这促成转变642的电压上升的延时。

第一级110的共同源极节点114的电流不足引发的延时(例如，其在转变642期间发生)还促成波形1st_stage_out_plus 660及1st_stage_out_minus 670的稳定的延时。例如，在瞬变662及672之后，波形1st_stage_out_plus 660及1st_stage_out_minus 670的电压收敛到小于第二级150放大器的输入偏移的差(这可能导致第二级150的错误输出)。

波形1st_stage_out_plus 660及1st_stage_out_minus 670收敛到低电压(例如，近接地)帮助确保NMOS晶体管Q12及Q13被更负地偏置，使得晶体管Q12及Q13不会强力地传导。当晶体管Q12及Q13在电流不足状况期间(例如，在转变642期间)不会强力地传导时，波形2nd_stage_output 680上升(例如，响应于由晶体管Q10及Q11形成的电流镜产生的漏极电流而逐渐上升)。

随着波形2nd_stage_output 680在模拟600中上升，第二级150输出(逻辑上错误地)达到可由第三级160量化为逻辑一的电压(例如，900毫伏)。第三级160反相经接收逻辑一值，这引起第三级160在转变632处切换为低。第三级160输出到切换的转变是错误的，因为具有第一及第二输入信号的最大量值的输入信号(例如，波形INM 610及波形INP 620)并未变化。此类错误可能导致数据的不正确处理，使得不正确处理可能导致受损的输出数据或其它处理错误。当比较器在反馈回路中用于控制外部(例如，比较器100外部的)过程(例如)时，外部过程可中断反馈控制信号(包含安全关键系统内的信号)的稳定性及准确性。

波形Source 640在转变642结束时达到稳态值(例如，近稳态值)。在转变642结束时(例如，在时间602)，电流不足状况得到缓解，使得波形1st_stage_out_plus 660及波形1st_stage_out_minus 670上升。随着波形1st_stage_out_plus 660及波形1st_stage_out_minus 670上升，晶体管Q12及Q13中的至少一者被更强力地偏置(例如，以增加传导性)。随着晶体管Q12及Q13中的至少一者被更强力地偏置，第二级150的输出(例如，波形2nd_stage_output 680)下降到可由第三级160量化为逻辑零的电平。第三级160反相经接收逻辑零值，这引起第三级160在转变634处切换为高(例如，回到逻辑上正确的值)。第三级160输出的转变634恢复比较器100的正确输出值(例如，在转变642期间的电流不足状况得到缓解之后)。

在时间604，模拟600接近稳态响应。波形INM 610是大约2.88伏且波形INP 620是大约2.90伏。在转变642之后，波形Source 640维持在大约3.44伏的电压。波形Aux_bias650维持在大约3.90伏的电压，因为复本输入晶体管对120电路的反馈控制被停用。波形1st_stage_out_plus 660是大约332毫伏，波形1st_stage_out_minus 670是大约394毫伏，且波形2nd_stage_output 680是大约217毫伏。

比较器100在转变642期间的延时可能导致在例如当至少一个输入信号经历大转变时(而非转变到用于指示比较器100的逻辑上有效转变的值时)遇到的电流不足状况期间导致错误性能(例如，逻辑上不正确的输出值)。模拟600包含停用复本输入晶体管对120电路的反馈控制，使得比较器在电流不足状况下的逻辑上错误的行为可被演示。在模拟700中(其中复本输入晶体管对120电路的反馈控制未作为模拟参数而被停用)，比较器100选择性地将来自电流开关(例如，电流开关140)的电流耦合到共同源极节点114中(例如，以更快地缓解否则可能导致错误输出信号的产生的电流不足状况)。

图7是实例比较器对大输入信号转变的经启用低功率增强响应的另一实例模拟的波形图。实例模拟700包含用于展示上文中参考图1所描述的比较器100的部分的实例操作的波形。实例波形包含波形INM 710、波形INP 720、波形Comp_Out 730、波形Source740、波形Aux_bias 750、波形1st_stage_out_plus 760、波形1st_stage_out_minus 770及波形2nd_stage_output 780。在模拟700中启用实例比较器对大输入信号转变的低功率增强响应。

模拟700展示比较器100对在由接收第一及第二输入信号的放大器的输入偏移给定的差内的第一输入信号到第一输入信号值的电压转变的电流不足响应。

在模拟700中，波形INM 710最初被断言(例如，在模拟700的10微秒标记之前)处于接地电势，而波形INP 720最初被断言处于大约2.90伏。因为波形INP 720的初始量值大于波形INM 710的同期量值(例如，在初始稳态状况下)，所以波形Comp_Out 730最初是逻辑一(例如，1.42V)。波形Comp_Out 730响应于下文中所描述的波形1st_stage_out_minus 770与波形2nd_stage_output 780之间的差而产生。

波形Source(Common_Source_Node)740指示响应于由第一电流源(例如，电流源I1)供应的电流，且响应于由晶体管Q1及Q2选择性地控制的电流，共同源极节点114的电压最初被驱动到低电压(例如，1.2伏)。例如，响应于波形INM 710接地，响应于波形INP 720处于大约2.90伏且响应于Q3及Q4的共同受控电流镜，波形Source 740被驱动到低电压(例如，1.2伏)。

响应于电流源I2，波形Aux_bias 750被驱动到大约3.90伏的值。波形Aux_bias不受复本输入晶体管对120电路的Replica_load反馈信号的影响，因为复本输入晶体管对120电路(在初始状况下)未检测到共同源极节点114的电流不足状况。晶体管Q8响应于信号NCAS(“正规化共源共栅”，图1中所展示)而被偏置为接通。当晶体管Q8处于接通状态时，复本输入晶体管对120电路的反馈信号的反馈路径(例如，包含信号Replica_load、晶体管Q8的第一及第二电流端子以及信号Aux_bias)经耦合为反馈电路(例如，用于将反馈信号耦合到共同源极节点114)。

在比较器100的操作期间，复本输入晶体管对120电路的反馈信号可为响应于复本输入晶体管对120电路的尾电流而产生的电压。在模拟700中，反馈信号经耦合到晶体管Q7的栅极(且经由Q7的漏极耦合到共同源极节点114)，使得例如可看到复本输入晶体管对120的响应。例如，“稳健”操作(例如，对从具有小于放大器的输入偏移的电压输入的输入信号产生错误输出的不敏感性)可通过波形Comp_Out 730的乱真输出脉冲(参见Comp_Out 630)的缺少来演示。

波形Aux_bias 750经耦合到晶体管Q7的控制端子(例如，栅极)。在模拟700中，晶体管Q7被启用(响应于模拟700输入)以选择性地将电流施加到共同源极节点114(例如，响应于由复本输入晶体管对120电路产生的反馈信号)。因为波形Aux_bias 750在模拟700中最初是大约3.90伏，所以PMOS晶体管Q7处于关断状态，使得无升压电流被电流源Q7注入到(例如，Q1及Q2的)共同源极节点114中。

波形1st_stage_out_plus 760及波形1st_stage_out_minus 770分别响应于第一输入信号及第二输入信号而产生。例如，波形1st_stage_out_plus 760最初是大约169毫伏(响应于波形INM 710)，且波形1st_stage_out_minus 770是大约550毫伏(响应于波形INP720)。

响应于输入信号的差，波形2nd_stage_output780最初指示波形1st_stage_out_plus760的量值小于波形1st_stage_out_minus 770。波形2nd_stage_output780值(例如，最初处于接地电势)由第三级160来接收且由第三级160的输入门来量化(例如，最初作为输入逻辑零)。第三级160缓冲及反相输入逻辑零且输出经缓冲反相值作为波形Comp_Out730(例如，其最初是逻辑一)。

在到模拟700中的10微秒处，波形INM 710经驱动(例如，作为模拟700输入参数)以经历从接地电势到大约2.88伏的电压的大电压转变712。波形INM 710上升到大约2.88伏的电压是仍旧小于波形INP 720的量值的电平，因此波形Comp_Out 730在理想情况下(例如，没有错误)不会切换。波形INM 710的转变712引起瞬变722、762、772及782。

在转变712期间，晶体管Ql的栅极电压上升到大约2.88伏。在转变712之后，Q1的栅极电压保持低于Q2的同期栅极电压(例如，使得波形Comp_Out 730无法恰当地切换)。电流源I1被设计成以低的最大值供应电流(例如，通过设计，以节省功率)，使得产生第一级110的电流不足响应。

第一级110的共同源极节点114的电流不足引发的延时(例如，其在转变742期间发生)还促成波形1st_stage_out_plus 760及1st_stage_out_minus 770的稳定的延时。例如，在瞬变762及772之后，波形1st_stage_out_plus 760及1st_stage_out_minus 770的电压收敛到小于第二级150放大器的输入偏移的差(其否则可能导致第二级150的错误输出)。

波形1st_stage_out_plus 760及1st_stage_out_minus 770收敛到低电压(例如，近接地)帮助确保NMOS晶体管Q12及Q13被更负地偏置，使得晶体管Q12及Q13不会强力地传导。当晶体管Q12及Q13在电流不足状况期间(例如，在转变742期间)不会强力地传导时，波形2nd_stage_output780上升(例如，响应于由晶体管Q10及Q11形成的电流镜产生的漏极电流而逐渐上升)。

随着第二级150输出(例如，波形2nd_stage_output780)在模拟700中上升，防止第二级150输出达到可由第三级160量化为逻辑一的电压。如下文中所描述，防止第二级150输出达到否则将由第三级160量化为逻辑一的电压。通过经由电流开关140选择性地耦合的电流注入(其中电流注入缓解共同源极节点114的电流不足状况)来防止上升到第二级150输出的逻辑一阈值。

复本输入晶体管对120(例如，经耦合到输入晶体管对112的输入)检测共同源极节点114的电流不足状况。响应于电流不足状况，减小复本输入晶体管对120的尾电流。响应于复本输入晶体管对120的尾电流的减小，将更少电流添加到流动通过Q9的漏极的电流。响应于更少电流经添加到流动通过Q9的电流，Q8的源极的电压(波形Aux_bias750)下降(例如，作为转变752)。例如，转变752在电流不足状况开始之后大约40纳秒处开始。

随着波形Aux_bias 750下降，PMOS晶体管(例如，开关)Q7增加传导性且将电流(经由电流开关140选择性地供应)添加到共同源极节点114。经由电流开关Q7将电流添加到共同源极节点114减少共同源极节点114处的电流不足状况且加快波形Source 740在转变742期间的上升。

随着波形Source 740大约在转变742结束时上升到稳态电平(例如，3.6伏)，共同源极节点114的电流不足状况得到减轻。复本输入晶体管对120检测到共同源极节点114的电流不足状态的减少，且复本输入晶体管对120的尾电流增加。响应于复本输入晶体管对120的尾电流的增加，更多电流经添加到流动通过Q9的漏极的电流。响应于更多电流经添加到流动通过Q9的电流，Q8的源极的电压(例如，波形Aux_bias 750)上升(例如，作为转变754)。例如，转变754响应于波形Source 740上升到稳态电平(例如，其在模拟700中的电流不足状况开始之后大约98纳秒处发生)而开始。

随着波形Aux_bias 750在转变754期间上升，PMOS晶体管(例如，开关)Q7降低传导性且逐渐将更少电流(来自电流开关140)添加到共同源极节点114。波形Aux_bias750在比较器100响应(例如，正确地响应)于在到模拟700中的10微秒处发生的第一输入信号的相对变化之后上升到稳态电平(例如，3.6伏)。

在时间704，模拟700接近稳态响应。波形INM 710是大约2.88伏且波形INP 720是大约2.90伏。在转变742之后，波形Source 740维持在大约3.44伏的电压。因为电流开关Q7是关断的，所以波形Aux_bias 750维持在大约3.90伏的电压。波形1st_stage_out_plus760是大约331毫伏，波形1st_stage_out_minus 770是大约392毫伏，且波形2nd_stage_output 780是大约217毫伏。

在比较器100的模拟700中，复本输入晶体管对120电路的反馈控制检测共同源极节点114的电流不足状况。响应于由复本输入晶体管对120电路产生的电流不足状况的指示，电流开关140选择性地将来自电流开关140的电流耦合到共同源极节点114中，这加快共同源极节点114的电流不足状况的减少。加快共同源极节点114的电流不足状况的减少防止波形1st_stage_out_plus 760及1st_stage_out_minus 770收敛到小于第二级150放大器的输入偏移的差。禁止波形1st_stage_out_plus 760及1st_stage_out_minus 770的收敛收敛到小于第二级150放大器的输入偏移的差增加比较器对抗产生错误输出信号的稳健性。

图8是用于实例比较器的低功率增强响应的另一实例Aux_bias产生器的示意图。电路800的实例Aux_bias产生器830包含晶体管Q80、Q81、Q82及Q83以及反相器832。例如，Aux_bias产生器830与上文中所描述的Aux_bias产生器130类似。

在至少一个实施方案中，PMOS晶体管Q80及Q81经布置为电流镜，其中流动通过Q80的电流控制流动通过Q81的电流。流动通过Q80的电流由偏压信号nbias控制，使得NMOS晶体管Q81经偏置以使其传导(例如，开启用于携载的通道)量值为“x”的第一电流“A”(例如，xA)。Replica_load_CG信号(例如，由第一级110产生的Q3及Q4的栅极控制信号)经耦合以响应于复本输入晶体管对120电路而偏置NMOS晶体管Q83以检测电流不足状况。

当Replica_load_CG信号指示不存在电流不足状况时，晶体管Q83经偏置以传导比例如由晶体管Q81供应的电流大50％的电流(1.5xA)。因为Q83的经偏置电流容量大于Q81的经偏置电流容量，所以Q81与Q83的相应漏极之间产生的电压由反相器832量化为逻辑零。作为响应，反相器832输出逻辑一，使得PMOS晶体管Q7被关断且电流开关140不会将额外电流注入到共同源极节点114中。

当Replica_load_CG信号指示存在电流不足状况时，晶体管Q83经偏置以不传导(及/或传导例如引起反相器832切换的小量值的电流)。当晶体管Q83经偏置以不传导时，Q81与Q83的相应漏极之间产生的电压由反相器832量化为逻辑一。作为响应，反相器832输出逻辑零，使得PMOS晶体管Q7被关断且电流开关140经耦合以将额外电流注入到共同源极节点114中(例如，因此共同源极节点114的电流不足状况得到缓解)。

例如，Replica_loadz_CG信号可通过降低Replica_load_CG信号的电压电平来指示存在电流不足状况(例如，使得NMOS晶体管Q83经布置为较少传导及/或被关断)。当复本负载信号的电压降低到经选择以指示存在电流不足状况的电压电平时，Aux_bias产生器830经耦合以断言偏压信号以激活电流开关140(例如，响应于从Replica_load_CG信号节点接收的指示的电压的减小)。因此，复本负载信号的电流可响应于共同源极节点的电压降而减少。

图9是实例低功率比较器对输入信号波动的响应的实例方法的流程图。实例方法900的过程910包括由第一级响应于输入信号而产生第一级输出信号。输入信号经耦合以控制通过共同节点从第一电流源耦合的第一电流以产生第一级输出信号。

过程920包括由复本输入晶体管对响应于输入信号且响应于从共同节点接收的电流而产生复本负载信号。在实例中，复本负载信号是响应于检测到经布置以产生第一级输出信号的输入晶体管对的电流不足响应而产生。在另一实例中，复本负载信号是响应于输入晶体管对的仿真而产生。

过程930包括响应于复本负载信号而选择性地将来自第二电流源的第二电流耦合到共同节点。

具有更低的功率消耗及减少的延时的比较器的各种实例(及其实例操作)在本文中关于附图进行描述。更低的功率消耗及减少的延时的优值可为所消耗功率及延时减少的乘积(例如，功率*延迟)。在上文中所描述的各种模拟中，已观察到相同功率的比较器延迟的三倍改进。在其中输入信号处于窄裕度内的情况下，稳健性的增加与减少的功率及延时的协同作用(例如，上文中关于模拟700所描述)可将优值扩展三倍以上。

在所描述实例中修改是可能的，且在权利要求书的范围内，其它实例也是可能的。