具体实施方式

相关申请的相互参照

本申请基于2019年12月3日提交的日本专利申请2019-218974要求优先权，并援引其内容。

根据本说明书及附图的记载，至少明确了以下事项。

＝＝＝＝＝本实施方式＝＝＝＝＝

＜功率模块10＞

图1是表示本发明的一个实施方式即功率模块10的结构的一个示例的图。功率模块10包含功率转换用的功率半导体和驱动电路，例如是驱动负载11的半导体装置。功率模块10包含用于生成自举电压Vb的电容器14、HVIC20、桥接电路30、端子PWR、D、P、S、N、COM。

电源电压VCC被施加到端子PWR，来自MCU(未图示)的控制信号IN被输入到端子D。负载11连接在端子S与端子N之间。电源电压Vdc被施加到端子P，用于使电源电压Vdc稳定的电容器12连接在端子P与端子N之间。

HVIC20接受来自MCU(未图示)的控制信号IN，向桥接电路30输出驱动信号HO、LO，以驱动桥接电路30。

桥接电路30基于来自HVIC20的驱动信号HO、LO来驱动负载11(例如电感器)。桥接电路30包含NMOS晶体管31、32来构成。另外，NMOS晶体管31、32相当于“开关元件”。

＜HVIC20＞

图2是表示HVIC20的结构的一个示例的图。HVIC(High VoltageIntegratedCircuit：高压集成电路)20包含比较电路21、逆变器22、滤波电路23、脉冲生成电路24、高边驱动电路25、电源电路26、低边驱动电路27、端子PVCC、DS、VB、H、VS、L、G。

比较电路21是对输入的控制信号IN进行检测，并且对控制信号IN进行反转并输出的输入检测电路。此外，例如，在本实施方式中，控制信号IN在0～15V的范围内变化。因此，比较电路21由高耐压元件构成。此外，控制信号IN是在0～15V之间变化的矩形波，在高电平(以下设为“H”电平)的情况下，上侧臂的NMOS晶体管31导通，在低电平(以下设为“L”电平)的情况下，下侧臂的NMOS晶体管32导通。

逆变器22使比较电路21的输出反转，并将其输出到滤波电路23。

滤波电路23例如包含低通滤波器(未图示)，并输出将从逆变器22输出的信号的噪声去除后的信号S。

脉冲生成电路24在信号S的上升边缘生成置位信号set，在下降边缘生成复位信号reset。

高边驱动电路25基于来自脉冲生成电路24的置位信号set和复位信号reset，经由端子H输出用于驱动上侧臂的NMOS晶体管31的驱动信号HO。

电源电路26例如是降压型调节器，对来自端子PVCC的电源电压VCC(例如15V)进行降压来生成低电源电压VDD(例如5V)，并提供给比较电路21、逆变器22、滤波电路23、脉冲生成电路24。

低边驱动电路27基于来自滤波电路23的信号S，经由端子L输出用于驱动下侧臂的NMOS晶体管32的驱动信号LO。

<比较电路21>

＝＝本实施方式的比较电路21a＝＝

图3是表示比较电路21的一个实施方式即比较电路21a的结构的图。

比较电路21a在控制信号IN的电压电平从低电压电平(例如0V)变为高电压电平(例如VDD)、并超过高阈值电压VtH时，使输出电压Vout的逻辑电平从“H”电平变为“L”电平。此外，比较电路21a在控制信号IN的电压电平从高电压电平变为低电压电平、并低于低阈值电压VtL时，使输出电压Vout的逻辑电平从“L”电平变为“H”电平。比较电路21a包含电压转换电路40a和逻辑电路50而构成。

电压转换电路40a将输入有控制信号IN的节点N1处产生的电压转换为电压VNG、以及比电压VNG低的电压VPG。以下，将节点N1处产生的电压设为输入电压Vin。

电压转换电路40a包含电阻41～44而构成。电阻41～44串联连接在施加有低电源电压VDD的节点与接地之间在输入电压Vin被施加到节点N1时，电压转换电路40a在电阻41与电阻42的连接点处生成电压VNG，并在电阻43与电阻44的连接点处生成电压VPG。

电压VNG被施加到逻辑电路50的输入即NMOS晶体管51、52的栅极电极，电压VPG被施加到逻辑电路50的输入即逻辑电路50的PMOS晶体管54、55的栅极电极。

这里，在将电阻41～44的电阻值设为R1、R2、R3、R4时，如下述那样来计算电压VNG和电压VPG。

VNG＝(R1/(R1+R2))×Vin+(R2/(R1+R2))×VDD···(1)

VPG＝(R4/(R3+R4))×Vin···(2)

逻辑电路50是施密特触发电路，其根据电压VNG、VPG的电压电平的变化，使输出电压Vout的逻辑电平具有迟滞特性地进行变化。逻辑电路50包含NMOS晶体管51～53和PMOS晶体管54～56而构成。

NMOS晶体管51、52与PMOS晶体管54、55从电源侧起以PMOS晶体管55、54、NMOS晶体管52、51的顺序串联连接在施加有低电源电压VDD的电源节点与接地之间。另外，电压VNG被施加到逻辑电路50的输入即NMOS晶体管51、52的栅极电极，电压VPG被施加到PMOS晶体管54、55的栅极电极。

将从NMOS晶体管52与PMOS晶体管54的连接点输出的输出电压Vout施加到NMOS晶体管53的栅极电极，将低电源电压VDD施加到NMOS晶体管53的漏极端子，NMOS晶体管53的源极连接到NMOS晶体管51、52的连接点。

输出电压Vout被施加到PMOS晶体管56的栅极电极，PMOS晶体管56的漏极端子接地，PMOS晶体管56的源极被连接到PMOS晶体管54、55的连接点。

此外，控制信号IN的电压的最大值具有比逻辑电路50的电源电压要高的电压。因此，NMOS晶体管51～53和PMOS晶体管54～56由高耐压MOS晶体管构成。

另外，在本实施方式中，电阻值R1～R4具有在输入电压Vin未被施加到节点N1时，使PMOS晶体管54、55的组或NMOS晶体管51、52的组中的任一组截止的电阻值。

另外，电阻41～44分别相当于“第一电阻”、“第二电阻”、“第三电阻”、“第四电阻”。电压VNG相当于“第一电压”，电压VPG相当于“第二电压”。NMOS晶体管51、52相当于“两个NMOS晶体管”，PMOS晶体管54、55相当于“两个PMOS晶体管”。另外，输出电压Vout的逻辑电平相当于“检测结果”。

此外，逻辑电路50以比输入电压Vin的最大值(例如15V)要低的低电源电压VDD(例如5V)动作。

＝＝逻辑电路50的基本动作＝＝

这里，为了说明施密特触发电路的基本动作，对逻辑电路50的两个NMOS晶体管51、52和两个PMOS晶体管54、55的栅极共通的图4所示的电路进行说明。此外，这里将被施加到逻辑电路50的两个NMOS晶体管51、52和两个PMOS晶体管54、55的栅极的电压设为输入电压Vin_org。

＜＜逻辑电路50的动作说明＞＞

图5是说明逻辑电路50的动作的图。使用图5，对逻辑电路50的NMOS晶体管51～53及PMOS晶体管54～56的动作进行说明。

虚线所示的直线表示输入到逻辑电路50的输入电压Vin_org与施加到NMOS晶体管51、52和PMOS晶体管54、55的栅极电极的施加电压之间的关系。

首先，对输入电压Vin_org从X1变化到X3的情况X进行说明。在X1处，输入电压Vin_org为0V。此时，NMOS晶体管51、52截止，NMOS晶体管53导通。另一方面，PMOS晶体管54、55导通，PMOS晶体管56截止。因此，输出电压Vout成为电源电压VDD。

在输入电压Vin_org比X1高的X2处，NMOS晶体管51导通，NMOS晶体管52截止，NMOS晶体管53导通。另一方面，PMOS晶体管54、55截止，PMOS晶体管56截止。由于施加有输出电压Vout的节点的寄生电容器直接被充电，所以输出电压Vout保持电源电压VDD不变。

当输入电压Vin_org高于X2处的电压时，NMOS晶体管51、52导通，NMOS晶体管53截止。另一方面，PMOS晶体管54、55截止，PMOS晶体管56导通。此时，输出电压Vout从电源电压VDD变化为0V。因此，此时的输入电压Vin_org的电压值成为高阈值电压VtH_org。另外，当输入电压Vin_org成为逻辑电路50的高阈值电压VtH_org时，施加到NMOS晶体管51、52的栅极电极的施加电压成为点A1所示的电压电平(即、VtH_org)。此时，输出电压Vout经由点A1从“H”电平向“L”电平变化。

在X3处，输入电压Vin_org成为比电源电压VDD要高的电压(例如15V)。此时，NMOS晶体管51、52导通，NMOS晶体管53截止。另一方面，PMOS晶体管54、55截止，PMOS晶体管56导通。因此，输出电压Vout保持0V不变。

接着，对输入电压Vin_org从Y1变化到Y3的情况Y进行说明。在Y1处，输入电压Vin_org成为比电源电压VDD要高的电压(例如15V)。此时，PMOS晶体管54、55截止，PMOS晶体管56导通。另一方面，NMOS晶体管51、52导通，NMOS晶体管53截止。因此，输出电压Vout成为0V。

在输入电压Vin_org比Y1要低的Y2处，PMOS晶体管54截止，PMOS晶体管55导通，PMOS晶体管56导通。另一方面，NMOS晶体管51、52截止，NMOS晶体管53截止。由于施加有输出电压Vout的节点的寄生电容器直接被放电，所以输出电压Vout保持0V不变。

当输入电压Vin_org低于Y2处的电压时，PMOS晶体管54、55导通，PMOS晶体管56截止。另一方面，NMOS晶体管51、52截止，NMOS晶体管53导通。因此，输出电压Vout从0V变化为电源电压VDD。因此，此时的输入电压Vin_org的电压值成为低阈值电压VtL_org。此外，当输入电压Vin_org成为逻辑电路50的低阈值电压VtL_org时，施加到PMOS晶体管54、55的栅极电极的施加电压成为点B1处所示的电压电平(即、VtL_org)。此时，输出电压Vout经由点B1从“L”电平变化为“H”电平。

在Y3处，输入电压Vin_org为0V。此时，PMOS晶体管54、55导通，PMOS晶体管56截止。另一方面，NMOS晶体管51、52截止，NMOS晶体管53导通。因此，输出电压Vout保持电源电压VDD不变。

因此，当逻辑电路50的输入电压Vin_org的电压电平从低电压电平(例如0V)变为高电压电平(例如VDD)、并超过高阈值电压VtH_org时，使输出电压Vout的逻辑电平从“H”电平变化为“L”电平(情况X)。另外，当逻辑电路50的输入电压Vin_org的电压电平从高电压电平变为低电压电平、并低于低阈值电压VtL_org时，使输出电压Vout的逻辑电平从“L”电平变化为“H”电平(情况Y)。

<<逻辑电路50的阈值电压的计算>>

如上所述，逻辑电路50具有由高阈值电压VtH_org、低阈值电压VtL_org来实现的迟滞特性。基于NMOS晶体管51、52同时导通的条件来决定高阈值电压VtH_org。另外，基于PMOS晶体管54、55同时导通的条件来决定低阈值电压VtL_org。

即，基于NMOS晶体管51、52各自的阈值电压vtn来决定高阈值电压VtH_org。另外，基于PMOS晶体管54、55各自的阈值电压vtp来决定低阈值电压VtL_org。

这里，设为PMOS晶体管54、55各自的阈值电压是共通的vtp，但PMOS晶体管54、55各自的阈值电压可以不同。NMOS晶体管51、52的阈值电压vtn也相同。

以下，对如何通过阈值电压vtn来决定高阈值电压VtH_org进行说明。同样地，对如何通过阈值电压vtp来决定低阈值电压VtL_org也进行说明。

首先，为了用阈值电压vtn来表示高阈值电压VtH_org，对如下情况进行说明：输入电压Vin从低电压(例如0V)变化为高电压(例如VDD)。

在图4的逻辑电路50中，使用包含NMOS晶体管51～53的电路来进行说明。当将NMOS晶体管51、52、53的栅极源极间电压设为VGS51、VGS52、VGS53时，分别表现为以下那样。这里，将NMOS晶体管51和NMOS晶体管52的连接点的电压设为电压Vx。

VGS51＝Vin＿org···(3)

VGS52＝Vin＿org－Vx···(4)

VGS53＝Vout－Vx···(5)

在图5的X1处，当输入电压Vin_org为0V时，NMOS晶体管51、52截止，NMOS晶体管53导通。

当输入电压Vin接近NMOS晶体管51的阈值电压vtn时，NMOS晶体管51导通。流向NMOS晶体管53的漏极电流和流向NMOS晶体管51的漏极电流变成相等。

该情况下，下式(6)成立。

β3×(VDD－Vx－vtn)＾2/2＝β1×(Vin＿org－vtn)＾2/2···(6)

在这里，β1及β3分别是由NMOS晶体管51、53的物理结构来决定的系数。例如，β＝μCoxW/L，μ是迁移率，Cox是栅极氧化膜的单位面积的电容，W是栅极宽度，L是栅极长度。

为了求出电压Vx，将式(6)变形后成为如下所示那样。

Vx＝VDD+(√(β1/β3)－1)×vtn－√(β1/β3)×Vin＿org···(7)

当输入电压Vin成为更高的电压、进而成为高阈值电压VtH_org、且VGS52＝Vin_org-Vx＝vtn时，NMOS晶体管52导通。由于NMOS晶体管51、52导通，所以输出电压Vout成为0V。当将此时的输入电压Vin_org设为VtH_org时，下式(8)成立。

VtH＿org－VDD－(√(β3/β1)－1)×vtn+√(β3/β1)×VtH＿org＝vtn···(8)

当根据式(8)求出VtH_org时，下式(9)成立。

VtH＿org＝(VDD+√(β1/β3)×vtn)/(1+√(β1/β3))＝(√(β3/β1)×VDD+vtn)/(1+√(β3/β1))···(9)

另外，当NMOS晶体管51、52导通时，Vx＝Vout＝0，VGS53＝0，所以NMOS晶体管53截止。

接着，为了用阈值电压vtp来表示低阈值电压VtL_org，对输入信号Vin_org从高电压变化为低电压的情况进行说明。这里，阈值电压vtp为负值。

在图4的逻辑电路50中，使用包含PMOS晶体管54～56的电路来进行说明。当将PMOS晶体管54、55、56的栅极源极间电压设为VGS54、VGS55、VGS56时，分别表现为以下那样。这里，将PMOS晶体管54和PMOS晶体管55的连接点的电压设为电压Vy。

VGS54＝Vin＿org－Vy···(10)

VGS55＝Vin＿org－VDD···(11)

VGS56＝Vout－Vy···(12)

当输入电压Vin_org为VDD时，PMOS晶体管54、55截止，PMOS晶体管56导通。此时，Vout＝0，Vy＝vtp。

当输入电压Vin_org接近VDD+vtp时，PMOS晶体管55导通。流向PMOS晶体管56的漏极电流和流向PMOS晶体管55的漏极电流变成相等。

该情况下，下式(13)成立。

β5×(Vin＿org－VDD-vtp)＾2/2＝β6×(―Vy－vtp)＾2/2···(13)

这里，β5及β6分别是由PMOS晶体管55、56的物理结构来决定的系数。例如，β＝μCoxW/L，μ是迁移率，Cox是栅极氧化膜的单位面积的电容，W是栅极宽度，L是栅极长度。

为了求出电压Vy，将式(13)变形后成为如下所示那样。

Vy＝√(β5/β6)×VDD+(√(β5/β6)－1)×vtp－√(β5/β6)×Vin＿org···(14)

当输入电压Vin_org成为更低的电压、VGS54＝Vin_org-Vy＝vtp时，PMOS晶体管54导通。由于PMOS晶体管54、55导通，所以输出电压Vout成为VDD。当将此时的输入电压Vin_org设为VtL_org时，下式(15)成立。

VtL＿org－√(β5/β6)×VDD－(√(β5/β6)－1)×vtp+√(β5/β6)×VtL＿org＝vtp···(15)

当根据式(15)求出VtL_org时，下式(16)成立。

VtL＿org＝(√(β5/β6)×VDD+√(β5/β6)×vtp)/(1+√(β5/β6))＝(VDD+vtp)/(1+√(β6/β5))···(16)

另外，当PMOS晶体管54、55导通时，Vy＝Vout＝VDD，VGS56＝0，所以PMOS晶体管56截止。

从以上可知，高阈值电压VtH_org是与NMOS晶体管51、52各自的阈值电压vtn相对应的电压，低阈值电压VtL_org是与PMOS晶体管54、55各自的阈值电压vtp相对应的电压。

<<比较电路21a的阈值电压的计算>>

在比较电路21a中，电压VNG被施加到NMOS晶体管51、52的栅极电极，电压VPG被施加到PMOS晶体管54、55的栅极电极。

因此，当电压VNG从低电压变化为高电压时，若超过高阈值电压VtH_org，则输出电压Vout的逻辑电平从“H”电平变化为“L”电平。同样地，当电压VPG从高电压变化为低电压时，若低于低阈值电压VtL_org，则输出电压Vout的逻辑电平从“L”电平变化为“H”电平。

因此，当逻辑电路50的高阈值电压VtH_org被施加到逻辑电路50时，在比较电路21a的控制信号IN的电压电平作为输入电压Vin而成为阈值电压VtH的情况下，当从式(1)中

VtH＿org＝(R1/(R1+R2))×VtH+(R2/(R1+R2))×VDD···(17)

根据式(17)来求高阈值电压VtH时，成为如下所示那样。

VtH＝((R1+R2)/R1)×VtH＿org－(R2/R1)×VDD···(18)

同样地，当逻辑电路50的低阈值电压VtL_org被施加到逻辑电路50时，在比较电路21a的控制信号IN的电压电平作为输入电压Vin而成为阈值电压VtL的情况下，当从式(2)中

VtL＿org＝(R4/(R3+R4))×VtL···(19)

根据式(19)来求低阈值电压VtL时，成为如下所示那样。

VtL＝((R3+R4)/R4)×VtL＿org···(20)

如上所述，比较电路21a的高阈值电压VtH和低阈值电压VtL能够设为与逻辑电路50的高阈值电压VtH_org和低阈值电压VtL_org不同的值。而且，如果使用比较电路21a，则通过变更电阻41～44的电阻值R1～R4，从而能够使比较电路21a的高阈值电压VtH和低阈值电压VtL发生变化。因此，能够使逻辑电路50的迟滞特性变化。

另外，在输入电压Vin变高且成为比较电路21a的高阈值电压VtH时，电阻43、44的电阻值R3、R4被设计成使得电压VPG高于低阈值电压VtL_org。另一方面，在输入电压Vin变低且成为比较电路21a的低阈值电压VtL时，电阻41、44的电阻值R1～R4被设计成使得电压VNG小于高阈值电压VtH_org。

因此，即使输入信号Vin发生变化，在逻辑电路50的动作的说明中，如所说明的那样，NMOS晶体管51～53和PMOS晶体管54～56也进行动作。

另外，有时“L”电平相当于“第一逻辑电平”，“H”电平相当于“第二逻辑电平”，反之，有时“H”电平相当于“第一逻辑电平”，“L”电平相当于“第二逻辑电平”。

<<比较电路21a和逻辑电路50的输入输出特性的比较>>

图6是表示使用了比较电路21a时的阈值的变化的图。图6中，虚线所示的直线表示输入到逻辑电路50的输入电压Vin_org与施加到NMOS晶体管51、52和PMOS晶体管54、55的栅极电极的施加电压之间的关系。

另外，单点划线所示的直线是表示电压VNG相对于输入到比较电路21a的输入电压Vin的变化的直线。即，单点划线所示的直线是表示施加到NMOS晶体管51、52的栅极电极的施加电压相对于输入电压Vin的变化的直线。

另外，双点划线所示的直线是表示电压VPG相对于输入到比较电路21a的输入电压Vin的变化的直线。即，双点划线所示的直线是表示施加到PMOS晶体管54、55的栅极电极的施加电压相对于输入电压Vin的变化的直线。其中，电压VNG、VPG的直线是电阻41～44的电阻值R1～R4的关系为R2:R1＝R3:R4＝1:2时的一个示例。

以下，对比较电路21a的情况下的输入电压Vin、比较电路21a的高阈值电压VtH及低阈值电压VtL的关系进行说明。

首先，当输入电压Vin从低电压(例如0V)变化为高电压(例如VDD)，且电压VNG成为与点A1所示的电压电平相同的电压电平即点A2所示的电压电平(即VtH_org)时，如通过点A2的实线所示那样，输出电压Vout的逻辑电平从“H”电平变为“L”电平。因此，当电压VNG的电压电平成为点A2时，输入电压Vin成为比较电路21a的高阈值电压VtH。

接着，当输入电压Vin从高电压变化为低电压，且电压VPG成为与点B1所示的电压电平相同的电压电平即点B2所示的电压电平(即VtL_org)时，如通过点B2的实线所示那样，输出电压Vout的逻辑电平从“L”电平变化为“H”电平。因此，当电压VPG的电压电平成为点B2时，输入电压Vin成为比较电路21a的低阈值电压VtL。

由此，比较电路21a对NMOS晶体管51、52、PMOS晶体管54、55施加由电压转换电路40a生成的电压VNG、VPG。因此，比较电路21a能够将由MOS晶体管的阈值所决定的高阈值电压VtH_org和低阈值电压VtL_org变化为比较电路21a的高阈值电压VtH和低阈值电压VtL。因此，比较电路21a能够使逻辑电路50的迟滞特性变化。

另外，如上述式(9)或式(16)所示，高阈值电压VtH_org的值依赖于与NMOS晶体管51、52各自的阈值电压vtn相对应的电压，低阈值电压VtL_org的值依赖于与PMOS晶体管54、55各自的阈值电压vtp相对应的电压。能够使用阈值电压低的阈值电压，在该情况下能变更迟滞特性。

另外，本发明中，作为逻辑电路50,使用了以往图4中的电路。通过迟滞比较器能够变更迟滞宽度、从“H”电平到“L”电平以及从“L”电平到“H”电平的阈值的元器件需要使用多个差动放大器。差动放大器的面积较大，在使其动作时需要使偏置电流持续流过，功耗变大。在逻辑电路50的输出在高电平下稳定的情况下，NMOS晶体管51、52截止，因此贯穿电流不流向该逻辑电路50。同样地，在逻辑电路50的输出在低电平下稳定的情况下，PMOS晶体管54、55截止，因此贯穿电流不流向该逻辑电路50。由此，除了切换输出时以外，消耗电流较少，因此可以抑制功耗。

＝＝＝变形例＝＝＝

＝＝比较电路21b＝＝

图7是表示比较电路21b的结构的一个示例的图。比较电路21b的电压转换电路40b中，对于比较电路21a的电压转换电路40a，进一步在施加输入电压的节点与接地之间加上电阻45。

＝＝比较电路21c＝＝

图8是表示比较电路21c的结构的一个示例的图。电压转换电路也可以通过与电压转换电路40a、40b不同的结构来实现。作为一个示例，电压转换电路40c由输入电压Vin被施加到栅极电极且从源极电极输出电压VNGb的源极跟随器电路61a、以及输入电压Vin被施加栅极电极且从源极电极输出电压VPGb的源极跟随器电路61b构成。

源极跟随器电路61a包含恒定电流源62a和PMOS晶体管63a而构成。另外，源极跟随器电路61b包含恒定电流源62b和NMOS晶体管63b而构成。

此外，源极跟随器电路61a相当于“第一源极跟随器电路”，源极跟随器电路62b相当于“第二源极跟随器电路”。

源极跟随器电路61a的输出即电压VNGb基本上成为将输入电压Vin偏移了PMOS晶体管63a的栅极源极间电压的量后而得的电压进行输出的形式。同样地，源极跟随器电路61b的输出即电压VPGb基本上成为将偏移了NMOS晶体管63b的栅极源极间电压的量后而得的电压进行输出的形式。

然而，根据源极跟随器电路的性质，超出将恒定电流源、晶体管中所使用的电压下降量减去后的输出振幅的输入电压Vin被切断并输出，因此，电压VNGb、电压VPGb的幅度变得小于低电源电压VDD与接地电压之间的电位差。

电压转换电路40c接受输入电压Vin，所以需要高耐压元件。然而，由于接受以低电源电压VDD动作的源极跟随器电路的输出的电压VNG和电压VPG的振幅在接地电压与低电源电压VDD的电位差以下，因此，即使在比较电路21a中不使用高耐压元件，也能够更可靠地防止元件损坏。由此，在本变形例中，电压转换电路40c使用高耐压元件，以低电源电压VDD与接地电压之间的电位差动作的逻辑电路50使用低耐压元件。

＝＝＝总结＝＝＝

以上，对本实施方式的功率模块10进行了说明。在使用施密特触发电路作为比较电路21的情况下，迟滞特性由NMOS晶体管51、52、PMOS晶体管54、55各自的阈值电压来决定，难以使迟滞特性发生变化。然而，通过将输入电压Vin转换为电压VNG、电压VPG，并将它们分别施加到NMOS晶体管51、52的栅极电极进而和PMOS晶体管54、55的栅极电极，从而能够使从输入电压Vin观察到的迟滞特性发生变化。

另外，输入电压Vin高于逻辑电路50的电源电压VDD，NMOS晶体管51～53和PMOS晶体管54～56使用高耐压MOS晶体管。此时，当使用逻辑电路50时，通过调整电阻41～44的电阻值R1～R4，从而能够改变由高耐压MOS晶体管的阈值决定的迟滞特性。

另外，在本实施方式中，当NMOS晶体管32被低边驱动电路27导通时，端子VS的电压Vs由于负载11的电感分量的影响有时成为负电压。而且，电流从接地流向施加有端子VS的电压Vs的电压线，端子G的电位(例如接地)有时发生变动。由此，低电源电压VDD有时发生变动。通过由两个PMOS晶体管和两个NMOS晶体管构成逻辑电路50，从而在将比较器用作施密特触发电路的情况下，不受低电源电压VDD发生变动时产生的偏置电流的变动的影响。因此，逻辑电路50作为高精度的施密特触发电路进行动作。

另外，通过由电阻41～44构成电压转换电路40a，从而能够生成高精度的电压VNG、VPG。

另外，电阻41～44的电阻值R1～R4被决定为使逻辑电路50的两个PMOS晶体管54、55的组和NMOS晶体管51、52的组中的任一组截止。由此，即使在输入电压Vin未被施加到节点N1的情况，也能够使贯穿电流不流向逻辑电路50。

另外，电压转换电路40b由两个源极跟随器电路来实现。因此，与逻辑电路50的情况同样地，能够使从输入电压Vin观察到的迟滞特性发生变化。

另外，当电阻45连接到节点N1与接地之间时，在输入电压Vin未被施加到节点N1的情况下，能够使节点N1下拉，并且能够在一定程度上自由地设计电阻41～44的电阻值R1～R4。

上述实施方式是为了便于理解本发明，而不是为了限定地解释本发明。另外，本发明可以在不脱离其主旨的情况下进行变更或改进，并且本发明当然包含其等价物。

标号说明

10 功率模块

11 负载

12、14 电容器

13 直流电源

20 HVIC

21、21a、21b、21c 比较电路

22 逆变器

23 滤波电路

24 脉冲生成电路

25 高边驱动电路

26 电源电路

27 低边驱动电路

30 桥式电路

31、32、51～53、63b NMOS晶体管

40a、40b、40c 电压转换电路

41～45 电阻

50 逻辑电路

54～56、63a PMOS晶体管

61a、61b 源极跟随器电路

62a、62b 恒定电流源。