上电掉电复位电路
阅读说明：本技术 上电掉电复位电路 (Power-on and power-off reset circuit ) 是由 王野 谢程益 于 2020-07-03 设计创作，主要内容包括：本发明涉及集成电路技术领域,提供了一种上电掉电复位电路,其包括：掉电处理模块,连接于供电端与地之间,根据供电端提供的输入电压生成第一控制信号；上电处理模块,连接于供电端与地之间,具有接入第一控制信号的第一输入端和接入第二控制信号的第二输入端,以及用于提供电压调节信号的第一输出端；功率管,连接于前述第一输出端和地之间,根据电压调节信号生成复位信号。由此可以确保在上电和掉电时,位于该上电掉电复位电路输出端的功率管均能正常工作,提高电路的可靠性和稳定性。(The invention relates to the technical field of integrated circuits, and provides a power-on and power-off reset circuit, which comprises: the power failure processing module is connected between the power supply end and the ground and generates a first control signal according to the input voltage provided by the power supply end; the power-on processing module is connected between the power supply end and the ground, and is provided with a first input end connected with a first control signal, a second input end connected with a second control signal, and a first output end used for providing a voltage regulation signal; and a power tube connected between the first output end and the ground and generating a reset signal according to the voltage regulation signal. Therefore, the power tube positioned at the output end of the power-on and power-off reset circuit can work normally when power is on or off, and the reliability and stability of the circuit are improved.)
技术领域
本发明涉及集成电路技术领域，具体涉及一种上电掉电复位电路。
背景技术
目前的芯片中基本都内置上电掉电复位电路。大多数复位芯片的输出为低电平有效，在上电过程中，当电源电压小于上电复位电压(Power on Reset，VPOR)时，输出功率管处于未开启，使得输出处于不定态，可能会产生错误指示，影响整个芯片系统。
传统的上电掉电复位电路种类虽然很多，然而在大部分的单片机的GPIO(通用输入/输出口)的设置中，都会有两种不同的输出方式提供选择，一种是开漏极(open drain)输出，另外一种是推挽(push pull)的输出方式。
图1示出现有技术的一种上电掉电复位电路的示意图，如图1所示，该上电掉电复位电路为推挽输出，其可以输出高/低电平，输出端一般连接数字器件。该上电掉电复位电路包括依次串联在供电端VDD与地之间的PMOS管T11和NMOS管T12，该PMOS管T11和NMOS管T12的栅极共同连接以接入输入信号In，该PMOS管T11漏极与NMOS管T12漏极的连接节点提供输出信号Out，在栅极输入0时，高侧PMOS管T11导通，低侧NMOS管T12高阻关断，输出1；在栅极输入1时，高侧PMOS管T11高阻关断，低侧NMOS管T12导通，输出0(该电路不需要外部上拉电路，且上升沿变化比较陡峭)。
图2示出现有技术的另一种上电掉电复位电路的示意图，如图2所示，该上电掉电复位电路为开漏输出，以上拉电阻连接的晶体管的集电极作为输出端，适合于做电流型的驱动，其吸收电流的能力强。该上电掉电复位电路包括依次串联在供电端VDD与地之间的上拉电阻R21和NMOS管T22，该NMOS管T22的栅极接入输入信号In，该上拉电阻R21与NMOS管T22漏极的连接节点用以提供输出信号Out，在栅极输入0时，NMOS管T22不导通，漏极高阻关断，输出1。在栅极输入1时，NMOS管T22的漏极和源极导通，输出0(需要外部上拉电路，且上升沿变化比较缓慢)。
具有上述两种中任意一种输出形式的芯片在上电过程中，当输出MOS管的栅极接入的输入信号In未达到开启电压(例如为700mV)时，输出信号out都会处于不定态，有可能给后级电路错误指示信号。
而使用低导通电压(low Vth，lvt)的MOS管作为输出管虽然在一定程度上能减小前述开启电压，降低上电复位电压(VPOR)，但是会在芯片制造中增加额外的layer层，增加成本，同时在高温下低导通电压的MOS管有漏电风险，可靠性较差。
发明内容
为了解决上述技术问题，本发明提供了一种上电掉电复位电路，可以确保在上电和掉电时输出端的功率管均能正常工作，提高电路的可靠性和稳定性。
本发明提供了一种上电掉电复位电路，包括：
掉电处理模块，连接于供电端与地之间，根据供电端提供的输入电压生成第一控制信号；
上电处理模块，连接于供电端与地之间，具有接入该第一控制信号的第一输入端和接入第二控制信号的第二输入端，以及用于提供电压调节信号的第一输出端；
功率管，连接于前述第一输出端和地之间，根据前述电压调节信号生成复位信号。
优选地，前述掉电处理模块包括：
串联在供电端与地之间的第一晶体管和第一电容，该第一晶体管的第一端连接供电端，第二端与第一电容连接，且该第二端与该第一晶体管的控制端连接；
串联在第一晶体管的第二端与地之间的第二晶体管、第一电阻和第三晶体管，该第二晶体管与第三晶体管的控制端共同连接至供电端，
该第一电阻与第三晶体管的连接节点用于提供前述第一控制信号。
优选地，前述第一晶体管的衬底端与第二晶体管的衬底端电连接，且该第一晶体管的衬底端与自身的第二端连接，第二晶体管的衬底端与自身的第一端连接，且该第二晶体管的第一端与第一晶体管的第二端连接。
优选地，前述上电处理模块包括：
串联在供电端与地之间的第四晶体管、第五晶体管和第六晶体管，该第五晶体管的控制端作为前述第二输入端，用以接入前述第二控制信号；
串联在供电端与地之间的第七晶体管和第三电容，该第七晶体管的第一端连接供电端，该第七晶体管的控制端与第四晶体管和第五晶体管的连接节点连接，该第七晶体管和第三电容的连接节点用以提供第三控制信号；
第二电容，连接于第七晶体管的第一端和控制端之间；
串联在供电端与地之间的第二电阻、第八晶体管和第九晶体管，该第八晶体管的控制端与第七晶体管和第三电容的连接节点连接，接入前述第三控制信号，第九晶体管的控制端和第五晶体管的控制端电连接，接入前述第二控制信号。
优选地，前述上电处理模块还包括：
并联连接在第三电容两端的第十晶体管，所述第十晶体管的第一端与所述第七晶体管和所述第三电容的连接节点连接，第二端接地，控制端作为前述第一输入端接入前述第一控制信号。
优选地，前述上电处理模块还包括：
串联在供电端与第九晶体管之间的第四电容和第三电阻。
优选地，前述功率管的第一端作为该上电掉电复位电路的输出端，用以提供前述复位信号，第二端接地，控制端与前述第一输出端连接，接入前述电压调节信号。
优选地，前述功率管为双极性结型晶体管。
优选地，前述第一晶体管、第二晶体管、第四晶体管、第七晶体管和第八晶体管均为P型金属氧化物半导体场效应晶体管。
优选地，前述第三晶体管、第五晶体管、第九晶体管和第十晶体管均为N型金属氧化物半导体场效应晶体管。
本发明的有益效果是：本发明实施例提供了一种上电掉电复位电路，其包括：连接于供电端与地之间的掉电处理模块，该掉电处理模块能根据供电端提供的输入电压生成第一控制信号；连接于供电端与地之间的上电处理模块，该上电处理模块根据掉电处理模块提供的第一控制信号和第二控制信号生成电压调节信号，并将其提供至与该上电处理模块连接的功率管的控制端，而该功率管根据前述电压调节信号控制自身的导通关断状态，释放复位信号，使连接的芯片或者说电路所处的芯片正常工作。由此可以确保在上电和掉电时，该上电掉电复位电路中作为输出端的功率管均能正常工作，避免现有技术中使用MOS管做功率管时在高温下的漏电风险，提高了电路的可靠性和稳定性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1示出现有技术的一种上电掉电复位电路的示意图；
图2示出现有技术的另一种上电掉电复位电路的示意图；
图3示出本发明实施例提供的一种上电掉电复位电路的结构示意图；
图4示出图3中上电掉电复位电路的一种实施方式的电路结构图；
图5示出图4中上电掉电复位电路中各信号的工作时序图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
下面，参照附图对本发明进行详细说明。
图3示出本发明实施例提供的一种上电掉电复位电路的结构示意图，图4示出图3中上电掉电复位电路的一种实施方式的电路结构图。
参考图3和图4，本发明提供的一种上电掉电复位电路100包括依次连接的：掉电处理模块110、上电处理模块120和功率管M2，其中，掉电处理模块110连接于供电端与地之间，根据供电端提供的输入电压VDD生成第一控制信号VA；上电处理模块120连接于供电端与地之间，具有接入该第一控制信号VA的第一输入端和接入第二控制信号VG的第二输入端，以及提供电压调节信号VB的第一输出端；功率管M2连接于前述第一输出端和地之间，根据电压调节信号VB生成复位信号Vo。
进一步的，功率管M2的第一端作为该上电掉电复位电路100的输出端，用以提供前述复位信号Vo，第二端接地，控制端与前述第一输出端连接，接入前述电压调节信号VB。
进一步的，功率管M2为双极性结型晶体管(也称为双极性晶体管，bipolarjunction transistor，BJT)。可知的，在本实施例中，功率管M2(BJT)采用共射极接法，这样做的好处是施加于基极、发射极两端电压的微小变化，都会造成发射极和集电极之间的电流发生显著变化。在此将功率管M2(BJT)的基极当做输入端，与前述第一输出端连接，接入前述电压调节信号VB，同时将集电极当做输出端，用以提供前述复位信号Vo，利用戴维南定理进行等效原理分析时，可以将该功率管M2(BJT)看成是电压控制的电流源，也可以将其视为电流控制的电压源。
此外，在正向放大区(或简称放大区)范围内，双极性晶体管集电极-发射极电流与基极电流具有近似线性的特征。从该功率管M2(BJT)二端口网络的左边看进去，基极处的输入阻抗减小到基极电阻，这样就降低了对前一级电路的负载能力的要求，利用这一性质，可以放大输入的电流(或电压)。
在本实施例中，掉电处理模块110包括：晶体管T1、电容C1、晶体管T2、电阻R1和晶体管T3。
具体的，晶体管T1和电容C1串联在供电端与地之间，该晶体管T1的第一端连接供电端，第二端与电容C1连接，且该第二端与该晶体管T1自身的控制端连接；晶体管T2、电阻R1和晶体管T3依次串联在晶体管T1的第二端与地之间，该晶体管T2与晶体管T3的控制端共同连接至供电端；该电阻R1与晶体管T3的连接节点用于提供前述第一控制信号VA。
进一步的，前述晶体管T1的衬底端(bulk)与晶体管T2的衬底端(bulk)电连接，同时晶体管T1的衬底端(bulk)与自身的第二端连接，晶体管T2的衬底端(bulk)与自身的第一端连接，且晶体管T2的第一端与晶体管T1的第二端连接。
在本实施例中，上电处理模块120包括：晶体管T4、晶体管T5、晶体管M1、电容C2、晶体管T6、电容C3、电阻R2、晶体管T7和晶体管T8。
具体的，晶体管T4、晶体管T5、晶体管M1依次串联在供电端与地之间，该晶体管T5的控制端作为前述第二输入端，用以接入前述第二控制信号VG；晶体管T6和电容C3串联在供电端与地之间，该晶体管T6和电容C3的连接节点用以提供第三控制信号VC；电容C2连接于晶体管T6的第一端和控制端之间，且该晶体管T6的第一端连接供电端，晶体管T6的控制端与晶体管T4和晶体管T5的连接节点连接；电阻R2、晶体管T7和晶体管T8串联在供电端与地之间，且晶体管T7的控制端与晶体管T6和电容C3的连接节点连接，接入前述第三控制信号VC，晶体管T8的控制端和晶体管T5的控制端电连接，接入前述第二控制信号VG。
进一步的，晶体管M1为双极性结型晶体管(BJT)。
进一步的，前述上电处理模块120还包括晶体管T9，该晶体管T9并联连接在电容C3的两端，而该晶体管T9的第一端与晶体管T6和电容C3的连接节点连接，第二端接地，该晶体管T9的控制端作为前述上电处理模块120的第一输入端接入前述第一控制信号VA。
进一步的，前述上电处理模块120还包括：电容C4和电阻R3，该电容C4和电阻R3串联在供电端与晶体管T8之间。
进一步的，前述晶体管T1、晶体管T2、晶体管T4、晶体管T6和晶体管T7均为P型金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)。
进一步的，前述晶体管T3、晶体管T5、晶体管T9、和晶体管T8均为N型金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)。
本发明实施例中，将功率管M2(BJT)和NMOS管T8并联设置，因功率管M2(BJT)的开启电压较低，在上电过程中能够更早开启，减小输出不定态区域，减小上电复位电压(Power-on-Reset，VPOR)，并对功率管M2(BJT)的基极电压进行处理，确保在上电和掉电时功率管M2(BJT)均能正常工作，基于此，本发明实施例中的上电掉电复位电路其结构简单，能有效提高电路的可靠性，同时降低其生产成本。
图5示出图4中上电掉电复位电路中各信号的工作时序图。
具体的，参考图4和图5，上述实施例的上电掉电复位电路工作方式如下：
在t1到t2时间段，输入电压VDD上电时，此时第二控制信号VG(例如为基准源产生电路提供的脉冲信号)为低电平状态，第一控制信号VA为低电平状态，此时在上电处理模块120中，晶体管T5、晶体管T9和晶体管T8均处于截止状态，又由于电容C2连接在晶体管T6的控制端(栅极)和供电端之间，上电过程中晶体管T6的栅极电位未达到导通电压，该晶体管T6处于截止状态，而此时没有电流为电容C3充电，该节点处第三控制信号VC的电压，即晶体管T7的栅极电压电位接近地电位，晶体管T7处于导通状态。晶体管T6处于截止状态，功率管M2(BJT)的基极被充高，使功率管M2(BJT)导通，而其导通时集电极到发射极的下拉电流使得输出的复位信号Vo为地电位。
通过对晶体管T7的衬底端(bulk)进行处理(如连接到低电位)，衬底端(bulk)电压低于其源极端(第一端)电压，使得导通电压Vth变小，这样晶体管T7就能更早导通。
但晶体管T7的导通电压Vth会使得晶体管T7的导通也存在不定态，所以在功率管M2(BJT)的控制端(基极)与输入电压VDD之间加入串联的电阻R3和电容C4连接至功率管M2(BJT)的基极，使功率管M2(BJT)导通更充分，输出的复位信号Vo达到低电平状态的响应速度更快。
在t2到t3时间段，在输入电压上电完成后，整个电路处于稳定状态。
在t3到t4时间段，当整体电路建立完毕后，第二控制信号VG转为高电平状态，晶体管T5和晶体管T8导通，同时晶体管M1(BJT)导通，此时流经晶体管M1(BJT)的电流大于流经晶体管T4，使得晶体管T6的栅极的电平被限制为低电平，继而导通晶体管T6，通过对电容C3进行充电使晶体管T7栅极的电位被拉高至输入电压VDD，而后晶体管T7转为截止状态，因第二控制信号VG转为高电平状态，晶体管T8导通，功率管M2(BJT)的基极变为低电平状态，使该功率管M2(BJT)截止，输出高电平的复位信号Vo。
在t4到t5时间段，输入电压VDD掉电时，此时第二控制信号VG处于高电平状态，且输入电压VDD处于大于或等于NMOS管的导通电压时，该功率管M2(BJT)的截止状态未改变。
在t5到t6时间段，第二控制信号VG转为低电平状态，在输入电压VDD掉电的过程中，通过电容C1充放电，使第一控制信号VA获得一个快速变化的小的尖峰电压。在输入电压VDD下降至地电平时，掉电处理模块110会将电容C3存储的电荷泄放干净，确保下一次上电时晶体管T7的栅极电位为低电平状态，而使功率管M2(BJT)快速导通，释放复位信号，使连接的芯片或者说电路所处的芯片正常工作。
其中，晶体管T1的衬底端(bulk)连接到自身第二端(漏极端)，晶体管T2的衬底端(bulk)的电位和晶体管T1的衬底端(bulk)的电位相同，正常工作时，晶体管T3导通，由于此时晶体管T2的栅极电压高于源极电压，处于关闭状态，在第二控制信号VG为低电平状态时，晶体管T6不起作用。当输入电压VDD掉电时，晶体管T2的衬底端(bulk)的电位和晶体管T1的衬底端(bulk)的电位被电容C1保持，其下降速度慢于输入电压VDD，则晶体管T2导通，向提供第一控制信号VA的节点充电，短时间内将第一控制信号VA的电压拉高。晶体管T9打开，将以较大电流泄放电容C3存储的电荷，使得在电源掉电后，晶体管T7的栅极电压回复为零电平状态，使该上电处理模块120在下次上电时能正常工作。
综上所述，本发明实施例提供的上电掉电复位电路，其包括：连接于供电端与地之间的掉电处理模块，该掉电处理模块能根据供电端提供的输入电压生成第一控制信号；连接于供电端与地之间的上电处理模块，该上电处理模块根据掉电处理模块提供的第一控制信号和第二控制信号生成电压调节信号，并将其提供至与该上电处理模块连接的功率管的控制端，而该功率管根据前述电压调节信号控制自身的导通关断状态，并生成复位信号。由此可以确保在上电和掉电时，该上电掉电复位电路中作为输出端的功率管均能释放复位信号，使连接的芯片或者说电路所处的芯片正常工作，避免现有技术中使用MOS管做功率管时在高温下的漏电风险，提高电路的可靠性和稳定性。
应当说明的是，在本发明的描述中，需要理解的是，术语“上”、“下”、“内”等指示方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的组件或元件必须具有特定的方位，以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。
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