单处理器系统的伺服器主机板
阅读说明：本技术 单处理器系统的伺服器主机板 (Server mainboard of uniprocessor system ) 是由 刘叶 于 2021-03-15 设计创作，主要内容包括：本发明提供了一种单处理器系统的伺服器主机板,包含复数个PCIe端口、一复杂可程序逻辑装置、一中央处理器、一基板管理控制器以及一隔离电路。复杂可程序逻辑装置以复数个PCIe通道电性连接于PCIe端口。中央处理器用以透过复数个PCIe重置引脚发送至少一PCIe重置讯号至复杂可程序逻辑装置,使复杂可程序逻辑装置依据PCIe重置讯号重置PCIe信道。基板管理控制器用以控制复杂可程序逻辑装置的更新。隔离电路设置于复杂可程序逻辑装置与基板管理控制器之间,用以在复杂可程序逻辑装置进行更新作业时,防止复杂可程序逻辑装置误触发基板管理控制器的重置作业。(The invention provides a server mainboard of a single processor system, which comprises a plurality of PCIe ports, a complex programmable logic device, a central processing unit, a substrate management controller and an isolation circuit. The complex programmable logic device is electrically connected with the PCIe port through a plurality of PCIe channels. The central processing unit is used for sending at least one PCIe reset signal to the complex programmable logic device through the plurality of PCIe reset pins so that the complex programmable logic device resets a PCIe channel according to the PCIe reset signal. The baseboard management controller is used for controlling the updating of the complex programmable logic device. The isolation circuit is arranged between the complex programmable logic device and the substrate management controller and is used for preventing the complex programmable logic device from mistakenly triggering the reset operation of the substrate management controller when the complex programmable logic device carries out updating operation.)
技术领域
本发明涉及一种伺服器主机板，尤其涉及一种单处理器系统的伺服器主机板。
背景技术
请参阅图1，图1是先前技术的双处理器系统的系统架构示意图。如图1所示，一双处理器系统PA100包含二处理器(CPU)PA1a与PA1b、一复杂可程序逻辑装置(CPLD)PA2、复数个缓冲器(Buffer)PA3(图中仅标示一个)以及复数个PCIe端口PA4(图中仅标示一个)。
承上所述，早期的双处理器系统PA100大都以Intel的双处理器系统为主，因此伺服器主机板在设计时会预留两个处理器PA1a与PA1b之间的通道，进而使得连接到复杂可程序逻辑装置PA2的信道有限，且复杂可程序逻辑装置PA2也需要透过缓冲器PA3来连接至多个PCIe端口PA4。
近年来，由于AMD因应伺服器市场所推出的处理器性能高超，可以以一个处理器取代Intel的双处理器，因此广受各厂商青睐，然而由于早期的伺服器系统主要是为了Intel的双处理器而设计，因此AMD的处理器若使用在现有的双处理器系统时，不但无法有效的发挥应有的效能，还会因为双处理器的主机板而需设置两个处理器，导致效能的浪费，因此为了能有效运用AMD的处理器，势必需要推出新的单处理器操作系统来与AMD的处理器进行搭配。
此外，在现有的双处理器系统PA100中，复杂可程序逻辑装置PA2还会用来控制机板管理控制器(图未标示)的重置作业，然而，当复杂可程序逻辑装置PA2进行固件更新时，很容易会误触发机板管理控制器的重置作业，进而导致双处理器系统PA100无法正常运作。
发明内容
有鉴于在先前技术中，现有的伺服器大都以Intel的双处理器操作系统为主，然而，当AMD推出的处理器可以取代Intel的双处理器时，由于现有的伺服器主机板主要是因应Intel的双处理器系统而设计，导致AMD的处理器无法有效地受到运用，且现有的双处理器系统还存在着复杂可程序逻辑装置在进行固件更新时，很容易误触发机板管理控制器的重置作业的问题；因此，本发明的主要目的在于提供一种单处理器系统的伺服器主机板，可以有效的搭配单处理器的操作系统。
本发明为解决先前技术的问题，所采用的必要技术手段是提供一种单处理器系统的伺服器主机板，包含复数个PCIe(Peripheral Component Interconnect Express)端口、一复杂可程序逻辑装置(Complex Programmable Logic Device,CPLD)、一中央处理器、一基板管理控制器(Board Management Controller,BMC)以及一隔离电路。
复数个PCIe端口用以安装至少一PCIe装置。复杂可程序逻辑装置以复数个PCIe通道(lane)电性连接于所述复数个PCIe端口。中央处理器以复数个PCIe重置引脚电性连接于所述复杂可程序逻辑装置，用以透过所述复数个PCIe重置引脚发送至少一PCIe重置讯号至所述复杂可程序逻辑装置，使所述复杂可程序逻辑装置依据所述PCIe重置讯号重置所述复数个PCIe通道其中至少一者。
基板管理控制器电性连接于所述复杂可程序逻辑装置，用以控制所述复杂可程序逻辑装置的更新作业。隔离电路设置于所述复杂可程序逻辑装置与所述基板管理控制器之间，用以在所述复杂可程序逻辑装置进行更新作业时，防止所述复杂可程序逻辑装置误触发所述基板管理控制器的重置作业。
可选的，所述复杂可程序逻辑装置还包含一重置模组，电性连接于所述中央处理器的所述复数个PCIe重置引脚，以在接收到所述至少一PCIe重置讯号时重置所述复数个PCIe通道其中至少一者。较佳者，所述基板管理控制器还包含一PCIe通道重置状态监测模组，用以侦测所述重置模组是否控制所述些PCIe通道重置。
可选的，所述隔离电路包含一逻辑闸单元、一第一MOS晶体管以及一第二MOS晶体管。逻辑闸单元电性连接于所述复杂可程序逻辑装置的BMC Reset脚位。第一MOS晶体管电性连接于所述逻辑闸单元。第二MOS晶体管电性连接于所述第一MOS晶体管与所述基板管理控制器的Reset脚位。
可选的，所述中央处理器为一AMD处理器。
如上所述，由于在本发明中，是将隔离电路设置于复杂可程序逻辑装置与基板管理控制器之间，因此当复杂可程序逻辑装置进行更新作业时，可以通过隔离电路来防止复杂可程序逻辑装置误触发基板管理控制器的重置作业，进而使本发明的单处理器系统的伺服器主机板可以在复杂可程序逻辑装置进行固件更新时还能正常运作。
本发明所采用的具体实施例，将通过以下的实施例及附图作进一步的说明。
附图说明
图1是先前技术的双处理器系统的系统架构示意图；
图2是本发明较佳实施例所提供的单处理器系统的伺服器主机板的信号传输电路图；
图3是本发明较佳实施例所提供的单处理器系统的伺服器主机板的电路系统示意图；以及
图4是本发明较佳实施例所提供的单处理器系统的伺服器主机板的隔离电路的电路示意图。
图中，
PA100-双处理器系统；
PA1a,Pa1b-处理器；
PA2-复杂可程序逻辑装置；
PA3-缓冲器；
PA4-PCIe端口；
100-单处理器系统的伺服器主机板；
1a-PCIe端口；
1b-PCIe端口；
1c-PCIe端口；
2-复杂可程序逻辑装置；
21-重置模组；
3-中央处理器；
4-基板管理控制器；
41-PCIe信道重置状态监测模组；
5-隔离电路；
51-逻辑闸单元；
52-第一MOS晶体管；
53-第二MOS晶体管；
6-缓冲器。
具体实施方式
请参阅图2，图2是本发明较佳实施例所提供的单处理器系统的伺服器主机板的信号传输电路图。如图2所示，一种单处理器系统的伺服器主机板100包含八个PCIe(Peripheral Component Interconnect Express)端口1a(图中仅标示一个)、六个PCIe端口1b(图中仅标示一个)、一PCIe端口1c、一复杂可程序逻辑装置(Complex ProgrammableLogic Device,CPLD)2、一中央处理器(Central Processing Unit,CPU)3、一基板管理控制器(Board Management Controller,BMC)4、一隔离电路5以及一缓冲器(Buffer)6。
PCIe端口1a、1b与1c用以安装至少一PCIe装置；其中，本实施例的PCIe端口1a、1b为PCIe插槽(PCIe slot)，而PCIe端口1c为网卡端口(OCP 3.0)。
请继续参阅图3，图3是本发明较佳实施例所提供的单处理器系统的伺服器主机板的电路系统示意图。如图2与图3所示，复杂可程序逻辑装置2以复数个PCIe通道(lane)电性连接于PCIe端口1a、1b与1c，且复杂可程序逻辑装置2还包含一重置模组21，重置模组21在接收到至少一PCIe重置讯号时重置PCIe信道其中至少一者。
中央处理器3以八个PCIe重置引脚(为图3的中央处理器3中的Plinkreset0-Plinkreset3与Glinkreset0-Glinkreset3)电性连接于复杂可程序逻辑装置2的重置模组21，用以透过PCIe重置引脚发送至少一PCIe重置讯号至复杂可程序逻辑装置2的重置模组21，使复杂可程序逻辑装置2依据PCIe重置讯号重置连接于PCIe端口1a、1b与1c的PCIe通道其中至少一者。
基板管理控制器4电性连接于复杂可程序逻辑装置2，用以控制复杂可程序逻辑装置2的更新作业；其中，基板管理控制器4还包含一PCIe通道重置状态监测模组41，用以侦测重置模组21是否控制PCIe信道重置。隔离电路5设置于复杂可程序逻辑装置2与基板管理控制器4之间，用以在复杂可程序逻辑装置2进行更新作业时，防止复杂可程序逻辑装置2误触发基板管理控制器4的重置作业。
请继续参阅图4，图4是本发明较佳实施例所提供的单处理器系统的伺服器主机板的隔离电路的电路示意图。如图2至图4所示，隔离电路5包含一逻辑闸单元51、一第一MOS晶体管52与一第二MOS晶体管53，逻辑闸单元51具有一第一输入脚位、一第二输入脚位与一输出脚位，第一输入脚位是电性连接于复杂可程序逻辑装置2的BMC Reset脚位，第二输入脚位是接地与电性连接于基板管理控制器4的BMC Ready脚位，逻辑闸单元51的输出脚位是电性连接于第一MOS晶体管52，第二MOS晶体管53是电性连接于第一MOS晶体管52与基板管理控制器4的Reset脚位。
承上所述，在基板管理控制器4还未加载固件之前，基板管理控制器4的BMC Ready脚位会保持在低电压，此时若复杂可程序逻辑装置2透过BMC Reset脚位发出BMC Reset信号至第一输入脚位，逻辑闸单元51会因为第二输入脚位接地且所连接的基板管理控制器4的BMC Ready脚位为低电压而进行逻辑运算，使输出脚位输出一中间信号至第一MOS晶体管52，进而再透过第一MOS晶体管52的电源电压与第二MOS晶体管53的电源电压进行控制而产生一重置信号至基板管理控制器4的Reset脚位。然而，当基板管理控制器4已加载固件后，基板管理控制器4会控制，基板管理控制器4的BMC Ready脚位保持在高电位，因此，若复杂可程序逻辑装置2因为更新而误发送BMC重置信号至第一输入脚位时，逻辑闸单元51也会因为第二输入脚位所连接的BMC Ready脚位保持在高电位，使得逻辑闸单元51的逻辑运算不会输出中间信号至第一MOS晶体管52，以防止复杂可程序逻辑装置2误触发基板管理控制器4的重置作业。
请继续参阅图2，如图2所示，缓冲器6是电性连接于基板管理控制器4与PCIe端口1b，用以缓冲地储存基板管理控制器4所欲传送至PCIe端口1b的数据，而基板管理控制器4是用以控制缓冲器6的重置作业。其中，本实施例的缓冲器6为一种用于控制时序的缓冲器(clock buffer)。
综上所述，由于现有的伺服器大都以Intel的双处理器操作系统为主，而现有的伺服器主机板又是因应Intel的双处理器系统而设计，因此即使AMD推出了可以取代Intel的双处理器的单处理器时，也会因为现有的伺服器主机板无法有效支持而导致AMD的处理器无法有效地发挥应有的效能，且现有的双处理器系统还存在着复杂可程序逻辑装置在进行固件更新时，很容易误触发机板管理控制器的重置作业的问题。相较于此，本发明通过将隔离电路设置于复杂可程序逻辑装置与基板管理控制器之间，当复杂可程序逻辑装置进行更新作业时，可以通过隔离电路来防止复杂可程序逻辑装置误触发基板管理控制器的重置作业，进而使本发明的单处理器系统的伺服器主机板可以在复杂可程序逻辑装置进行固件更新时还能正常运作。
承上所述，由于本发明除了保留原来的复杂可程序逻辑装置、基板管理控制器与中央处理器之间的reset功能，还增加了基板管理控制器对缓冲器的reset控制，因此可以依据使用者的需求时间来开启这些用于时序控制的缓冲器，也可以在缓冲器失效时透过启动reset来进行复位。此外，由于本发明还利用复杂可程序逻辑装置直接控制多个PCIe通道(lane)的reset，相较于现有的复杂可程序逻辑装置因为输入输出脚位(I/O pin)较少而需要很多IO Buffer的做法，本发明不但减少成本，还能有效的节省空间，且还能透过复杂可程序逻辑装置直接控制安装于PCIe端口的PCIe装置的reset，进而满足AMD的中央处理器的PCIe reset和clock一一映射的需求。
通过以上较佳具体实施例的详述，希望能更加清楚描述本发明的特征与精神，而并非以上述所揭露的较佳具体实施例来对本发明的范畴加以限制。相反地，其目的是希望能涵盖各种改变及具相等性的安排于本发明所欲申请的专利范围的范畴内。
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