具体实施方式

连续时间线性均衡(CTLE)电路在本领域中广为人知。一种常见的设计构建于现有差分放大器电路的基础之上，该电路采用一对相互匹配的晶体管，此两晶体管分别具有各自的源极负载，但彼此共用与固定电流宿连接的漏极连线。通过将该电流宿一分为二且分别对应不同的晶体管漏极，可使得这些漏极与并联RC网络等频率依赖性阻抗元件交叉耦合，从而将所述基础差分放大器原本为基本平坦的增益-频率特性改成具有完全不同高低频增益的特性。

在通信系统接收器中，此类CTLE电路通常用于提供更大的高频增益，以均衡或补偿大多数通信介质不可避免的高频损耗。在一些实施方式中，为了促进后续电路信号检测和/或时钟恢复的准确性，需要对幅度和均衡功能进行仔细的配置。在一些实施方式中，一种CTLE电路的上述频率依赖性补偿的增益特性和频率断点均允许调节和配置。

图1所示为将NMOS晶体管用作增益元件的可配置CTLE电路的一种实施方式。图4所示为采用PMOS晶体管的一种等效实施方式。下文描述将参考图1电路，但这并不意味着限制。

需要注意的是，此类实施方式旨在用于需要以最低限度的功耗处理极高频率信号的集成电路环境。其中，可供使用的电源轨Vdd和Vss一般可提供1伏或更低的工作电压，因此微安级别的电流即代表路径中存在数千乃至数百万欧姆的阻抗。由于在某些集成电路工艺中，此种量级的电阻可能需要极大的表面积，因此与无源电路元件相比，晶体管等有源电路元件可能更加可取。

在图1中，由电感器L₀和L₁构成的电感负载在高频下并联峰化，实现了10dB以上的频率峰化量。相应的负载阻抗由生成负载阻抗R_L0和R_L1的电阻器阵列提供。如图所示，每一个电阻器阵列可接收多比特温度计码负载电阻控制输入R_L<n-1:0>，并可选择性地连接所述并联网络内先后相继的电阻器，以设置负载电阻RL。在一些实施方式中，负载电阻的调节可有助于对后续处理级(如可变增益放大器)的共模的调节。或者，也可通过调节负载电阻而对高频峰化量以及响应的第二极点位置进行调节，以下将参考图5，对此进行进一步详细描述。如图1所示，电路部分100所包含的晶体管112和122为匹配差分对，用于分别接收输入信号Vin+和Vin-，并分别产生输出信号Vout-和Vout+。级联晶体管111和121可用于接收Vcasc的栅极电压，并可在将输入端与输出端隔离的同时，以其固有性质辅助性地降低输入端的输入米勒电容。完全相同的电流源113和123用于设置许用电流，并如下所述，通过此两电流源的调节，可以实现高频峰化量的调节。晶体管131提供的源极电阻Rs以及固定电容器132和可变电容器133和134共同提供的电容决定了该均衡器的频率依赖性增益特性。

在一些实施方式中，电压Vsw允许配置，以实现晶体管131的阻抗调节。在其他实施方式中，电压Vsw为固定电压，而且该电压与晶体管沟道的物理尺寸共同决定最终的阻抗。

在另一实施方式中，如下所述，电压Vsw可设为两个不同预设值当中的一值(即二元选择)。在一种此类实施方式中，当Vsw使得晶体管131导通(如低阻抗)时，电路100进入最大程度减少电容器132，133，134所产生的频域零值且减小DC均衡与峰值均衡相关性的第一(“平坦”)操作模式。相反，当Vsw使得晶体管131断开(高阻抗)时，该阻抗与电容132，133，134共同作用，使得电路100进入增大DC均衡与峰值均衡相关性的第二(高频“峰化”)操作模式。

图5所示为根据一些实施方式提供高频峰化的CTLE的频率响应状况。图5包括四个关注点：第一零点A(w_zero)；第一极点B(w_p0)；峰值频率C(w_peak)；第二极点D(w_p1)。每一个关注点的值如以下式1至式4所示：

其中，Rs为晶体管131提供的源极电阻，Cs为源极电容。该源极电容可等于C_Dom+C_vc0/1，其中，C_Dom为固定电容器132的主导电容，C_vc0/1为可变电容二极管133或134其中之一的电容。此处以及下文中，与半电路分析中的常见做法一致，标符“0/1”可对应于{0,1}这一组当中的一个元素的“0”或“1”的值。在至少一种实施方式中，C_Dom的总电容大约为100fF(例如，100个C_Dom＝5fF的电容当中20个的总电容)，而可变电容二极管133和134的电容大约处于80～400fF的范围(例如，100个基于Vctrl＝0～800mV的4fF～20fF可变电容器当中20个的总电容)。所述固定电容器和可变电容器的电容可根据其应用进行相应设计。例如，可以设计一个电容较大的固定电容器，以及多个电容较小且用于电容微调的可变电容器。或者，也可将所述电容较大的固定电容器拆分成多个单独的电容元件。

第一极点w_p0可按照下式计算：

峰值频率w_peak可按照下式计算：

第二极点w_p1可按照下式计算：

在一些实施方式中，电容器133和134通过可变电压电容器以及MOS晶体管器件的电压依赖性体电容实现，所述可变电压电容器可包括可变电容二极管或其他PN结二极管，所述MOS晶体管器件的沟道为可发生变化的非线性沟道，而且可根据所使用的制造工艺的不同而随时间变化。有源器件中的电荷密度随时间发生变化，而且在短沟道器件中尤为显著。如图所示，可变电容器133和134背对背连接，以最大程度减轻信号电压对最终电容所施加的调制作用，而模拟控制电压Vctrl用于调节该总电容。可变电容器的使用与开关式电容器组等相比，可大幅减小对芯片面积的占用。此外，由于可变电容器引入的寄生电容小于现有电容器阵列引入的寄生电容，因此其还可增大带宽和速度。另外，由于可变电容器133和134可将调节范围缩减至合适的量，因此通过将固定电容器132与所述可变电容器并联，还可减轻信号失真效应。图6所示两个频谱为CTLE增益相对于频率的变化情况。其中，上图所示为在无并联固定电容器132时通过调节可变电容器133和134来调节第一极点频率的情形，而下图所示为在具有并联固定电容器132时通过调节可变电容器133和134来调节第一极点频率的情形。如图所示，当不设固定电容器132时，将使得可变电容器的调节步骤之间存在非常大的非线性度，而当设置固定电容器132时，可使得极大地增大相应曲线的线性度。此外，需要注意的是，在设置固定电容器132时，所得峰值保持得更为恒定。另外，通过设置固定电容器132，零点的贡献量更为恒定，且更为靠近所需的20dB/dec。当不设固定电容器132时，零点贡献量相对于频率呈坡度变化。

作为另一项优点，固定电容器132的电容可允许对MOS阶梯型DAC(例如，图3A所示MOS阶梯型DAC)加以使用。与电阻阶梯型DAC等相比，所述MOS阶梯型DAC可进一步减低功耗和芯片面积。虽然MOS阶梯型DAC可能存在差分非线性(DNL)和积分非线性(INL)问题，但固定电容器132有助于以固定电容器消除可变电容二极管非线性度的类似方式消除此类问题。此外，该固定电容器可一分为二。所占面积较大的大尺寸(或多个)可变电容器可由源级负反馈电容替代。在此类情形中，一半的电容可由可变电容器负责，而另一半电容可由金属-绝缘体-金属(MIM)电容器或金属上金属(MOM)电容器负责。如此，所述MIM/MOM电容器即可垂直堆叠于各层中，其中，底部硅层含可变电容器，而顶部金属层含MIM/MOM电容器。此类电容器可用于以大的电容将零点往低频方向平移的应用中。

图2所示为采用经控制电压Vsw实现的上述二元模式选择的一系列完全相同的并行CTLE电路100。在一些实施方式中，所述并行电路100可全部与共用的负载电感(如电感器L₀和L₁)和负载阻抗(如负载阻抗R_L0和R_L1)相连。虽然图中示出了八个电路100，但这并不表示限制。其中，每一个电路均由取自Vsw<7:0>(可视为编码为“温度计”码的单个变量)的单个二进制值或取自0(全低)～7(全高)的一进制计数值控制。当所有晶体管131在Vsw的控制下均为“开路”时，每一个电路100均将处于其第一(“高频”)操作模式，其中，相对于峰值的直流均衡增益达到最大，而且直流增益降至最小。设置为选择性地将晶体管131“短接”的Vsw值越多，则进入第二(“宽带”)操作模式的电路100越多，从而使得最终直流增益越大，且相对于峰值的直流均衡增益越低。当所有Vsw值均将相应晶体管“短接”时，所有电路100均进入其第二操作模式，从而使得直流增益达到最大，且相对于峰值的直流均衡增益降至最小。通过以此类并行构造控制相对于峰值的直流均衡增益，可以降低热噪声等宽带噪声，并可减小所引入的寄生电容。

在一些实施方式中，通过将源极阻抗控制信号Vsw<7:0>作为NMOS晶体管131的输入而使得晶体管131工作于线性区域，可以使晶体管131在“高频”和“宽带”操作模式之间操作。图7为用于将一个电压范围内的多个电压作为源极阻抗控制信号Vsw<7:0>提供的DAC705的框图。在图7中，以电阻阶梯型DAC 710提供0mV～1000mV范围内互隔200mV的电压，但是这些数字不应视为构成限制，而且DAC 705可设计为具有任意一组值。此外，DAC 705不应视为限制于图示的电阻阶梯型DAC 710，本领域技术人员已知的其他类型DAC也可应用于此。

需要注意的是，当例如通过提供给图1中NMOS晶体管131的源极阻抗控制信号Vsw<0>提高NMOS晶体管的栅极电压时，将会降低晶体管131的沟道电阻，从而降低上述均衡增益；反之亦然，当降低该栅极电压时，将会减小NMOS晶体管131的沟道电阻。与此相反，当降低提供给PMOS晶体管(如图4晶体管431)的电压时，将会减小PMOS晶体管431的沟道电阻，从而降低上述均衡增益；反之亦然，当提高该栅极电压时，将会增大PMOS晶体管431的沟道电阻。在此类实施方式中，DAC输出至晶体管131/431的电压值用于均衡增益范围设置时的“粗”调，而已启用的并行电路100的数目用于所述均衡增益范围设置时的“精”调，即对该范围内的均衡增益进行精细调节。

图8所示为根据一些实施方式的两种均衡增益范围的频率响应。如图所示，图8含有均衡增益范围802和805。在采用图1所示NMOS实施方式的情形中，DAC 705可用于输出相对较高的电压，该电压作为源极阻抗控制信号Vsw<7:0>提供给已启用并行电路100中的NMOS晶体管131，从而将放大器设于均衡增益范围802内。此外，DAC 705还可用于输出相对较低的电压，该电压作为控制信号提供给已启用并行电路100中的晶体管131，从而将放大器设于均衡增益范围805内。与此相反，在PMOS实施方式中，所述DAC可用于通过向已启用并行电路100中的PMOS晶体管431输出具有相对较高电压的源极阻抗控制信号而将放大器设于均衡增益范围802内，并通过向已启用并行电路100输出相对较低的电压而将放大器设于均衡增益范围805内。

用于使放大器工作于多个均衡增益范围内的此类实施方式可适应于各种因素，包括不同编码方案类型、不同线缆/沟道长度和/或各种其他因素的组合。在一种具体实施例中，不归零(NRZ)编码方案可配置为具有约7dB的最大均衡增益，而整体不归零(ENRZ)正交差分向量信令码方案可配置为具有约10dB的最大均衡增益。如此，通过选择DAC的输出电压，可以依据所使用的ENRZ或NRZ编码方案，选择正确的均衡增益范围。与此同时，通过启动和禁用并行电路100，可以在所选均衡增益范围内，对所需均衡增益进行精细调节。

使各种数目的基本并行放大器电路工作于第一或第二操作模式的这一构造可直接控制系统总增益-频率曲线的低频和高频区域之间的最终增益差。结合以上所述对每一个放大器电路的可变电容元件的控制，可以对高频“峰化”的幅度和拐角频率进行独立配置。此类调节还可与其他控制方法结合使用，此类控制方法包括通过调节电流源113和123来改变电路的直流电流，以及通过经R_L<n-1:0>控制的并联电阻器网络调节R_L0和R_L1来改变有效负载阻抗。此外，如图2所示，通过使用多个并行电路，提供了一种对每个电路内的可变电容器分别进行独立控制的选项，从而以多比特控制信号Vctrl<7:0>为代价获得了更大的精细度。然而，在一些实施方式中，也可向所有电路提供相同的控制信号Vctrl。

根据式1至式4以及以上关于用于调节源极电容Cs的可变电容二极管以及用于调节源极阻抗Rs的多并行电路构造的内容，从图5的频率响应可以看出，图1和图2电路可具有多个控制维度。第一零点w_zero可通过以对调节源极电容Cs进行调节的Vctrl控制可变电容器电压的方式得到控制。相对于峰值的直流均衡增益可通过选择断开(即“开路”，高频模式)并行电路100数与导通(即“短接”，宽带模式)并行电路100数之比的方式得到控制。此类调节操作如图5中的8条水平线505所示。在505中，每一条水平线可对应于以上结合图2所述的温度计码的八个步长当中的一个。如图2所示，505中最低的水平线(例如，其中，直流增益最小，因此相对于峰值的直流均衡增益最大)可对应于每一个电路中晶体管131关断(即“开路”)的情形。或者，每一个晶体管131导通(即“短接”)的情形可对应505中最高的水平线，并表示直流增益达到最大，因此相对于峰值的直流均衡增益降至最小。频率响应的第二极点w_p1可通过经负载电阻器R_L0和R_L1调节有效负载阻抗的方式得到调节。在一些实施方式中，该有效负载阻抗可通过可调电阻器(未图示)进行设置。通过零点和极点的调节，可以实现对高频峰化所需频段(宽度和位置)以及高频峰化增益的调节。此类实施方式有助于与某些传统设计的向后兼容性，以及响应沟道响应的变化而进行的动态调节。另一控制维度可对应于对电流源113和123偏置电流的调节，该项调节可通过增大或减小gm来控制峰值幅度。此外，提供给后续信号处理级的共模可通过例如以图1所示电阻器组控制负载阻抗R_L0和R_L1的方式进行调节。

上述各种可配置元件可通过数模转换器(DAC)等多种控制元件调节，但是这些控制元件会增大系统功耗和电路布局面积。图3A所示为已优化至具有最小集成电路面积和低电流消耗的PMOS阶梯型DAC的一种实施方式。在一些实施方式中，该PMOS阶梯型DAC因能与电路100使用同一衬底而极大节省总电路面积，因此极其适合于图4的PMOS电路。由于在某些集成电路工艺中，固定值电阻器可能会占据极大的电路布局面积，因此改用PMOS晶体管的沟道电阻，即图中的351～358。在实际实施方式中，351～358为完全相同的PMOS晶体管，这些晶体管设计有足够窄的沟道，以在现有R-2R阶梯型结构中提供所需的串联电阻(“R”)值。在此类实施方式中，晶体管351～358的宽长比(W/L)可以为晶体管313的W/L比的两倍。由于宽长比越高，电阻越小，因此前者的电阻“R”为后者的一半。在一些实施例中，每一个晶体管施加栅极偏置电压Vss，以确保其处于电阻沟道状态。

所述阶梯型结构的每一个驱动元件300图示为由两个相同MOS晶体管311和312构成的多路复用器，并对应于与电阻值为R的晶体管351～358串联的开关选择式电压源，但晶体管313的阻值为2R，其中，晶体管311用于选择电压Vrefh，晶体管312用于选择电压Vrefl，此两电压为DAC输出范围所需的高低电压值。在一些实施方式中，晶体管313的沟道电阻为晶体管351～358的两倍。在一些实施方式中，Vrefh和Vrefl可处于700～900mV范围。在采用NMOS晶体管的实施方式中，由于NMOS晶体管更适于传递低电压，因此上述电压范围可以更低，如0～200mV。

晶体管311和312由互补控制信号驱动，这些信号在图中示为得自二元控制输入Vc7，其中的一值取自控制码字Vc<0:7>，另一值为VC7的反相形式在图3A示例中，使用310的八个实例驱动所述阶梯型结构的八个分接头，因此每一个实例的二元控制输入分别得自控制码字Vc<0:7>的不同比特值，其中，Vc7控制所述阶梯型结构的最高有效比特，而Vc0控制最低有效比特。在一些实施方式中，控制码字Vc<0:7>的值为差分值，因此，举例而言，控制值Vc7本身同时以Vc7及互补的两种形式存在，此两形式可直接用于控制晶体管311和312。在其他实施方式中，310的每一实例均含有缓冲器/反相器逻辑门，用于以单个数字控制值向311和312提供合适的驱动信号。

在一种具体的集成电路实施方式中，用于产生模拟输出Vctrl的DAC 300的体积小至足以令其在物理上与其控制的可变电容二极管133和134共置一处或设于其附近，从而最大程度地减小引入模拟电路100中的不必要的寄生负载。

虽然图3A示出了使用PMOS晶体管的情形，但是在一种等效实施方式中也可使用NMOS晶体管。对于NMOS设计而言，此类单晶体管实施方式可用于输出位于Vss附近的较窄电压范围(如0～200mV)的情形，而对于PMOS设计而言，此类单晶体管实施方式可用于输出位于Vdd附近的较窄电压范围(如700～900mV)的情形。在上述实施方式中，所述可变电容器可尤其良好地响应于Vdd附近的控制电压，但是此类实施方式不应视为构成限制。取决于Vrefh和Vrefl与Vdd和Vss的相对电压以及具体的晶体管栅极阈值，可能需要具体选用NMOS实施方式，PMOS实施方式，或者甚至多路复用器结构310由传输逻辑门实现的混合实施方式。多路复用器元件310以及晶体管元件313和351～358实施为传输逻辑门的此类实施方式示于图3B。图3B所含多路复用器元件310采用传输逻辑门，其中，选择输入Vc7和控制分别与Vrefh连接的NMOS和PMOS晶体管，并控制分别与Vrefl连接的PMOS和NMOS晶体管。在晶体管电路313中，与Vdd连接的NMOS以及与Vss连接的PMOS并联连接。在采用传输逻辑门的此类实施方式中，NMOS晶体管适于传递低电压，而PMOS晶体管适于传递高电压。此类实施方式可提高Vrefh和Vrefl提供的电压范围。仅含PMOS的MOS阶梯型结构可接收700～900mV范围的电压，而传输逻辑门实施方式可接收0～900mV范围的电压。

虽然MOS阶梯型DAC可在节省功率和节省芯片面积方面提供显著的优势，但是需要注意的是，以电阻器代替晶体管的R-2R阶梯型结构等其他DAC也可用于提供各种控制信号。