具体实施方式

以下，通过发明的实施方式对本发明进行说明，但以下的实施方式并非限定权利要求书所涉及的发明。另外，在实施方式中说明的特征的全部组合并不一定是发明的解决方案所必须的。

在本说明书中，将与半导体基板的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主面中的一个面称为上表面，将另一个面称为下表面。“上”、“下”的方向不限于重力方向或安装半导体装置时的方向。

在本说明书中，有时使用X轴、Y轴和Z轴的正交坐标轴来说明技术事项。正交坐标轴只不过是确定构成要素的相对位置，并不限定特定的方向。例如，Z轴不限于表示相对于地面的高度方向。应予说明，+Z轴方向和-Z轴方向是彼此相反的方向。在未记载正负而记载为Z轴方向的情况下，是指平行于+Z轴和-Z轴的方向。另外，在本说明书中，有时将从+Z轴方向进行观察的情况称为俯视。

在本说明书中称为“相同”或“相等”的情况下，也可以包括具有因制造偏差等引起的误差的情况。该误差为例如10％以内。

在本说明书中，将掺杂有杂质的掺杂区的导电型设为P型或N型进行说明。但是，各掺杂区的导电型也可以是各自相反的极性。另外，在本说明书中，在记载为P+型或N+型的情况下，意味着掺杂浓度比P型或N型高，在记载为P-型或N-型的情况下，意味着掺杂浓度比P型或N型低。另外，在本说明书中，在记载为P++型或N++型的情况下，意味着掺杂浓度比P+型或N+型高。

在本说明书中，掺杂浓度是指作为施主或受主而经活性化的杂质的浓度。在本说明书中，有时将施主和受主的浓度差作为掺杂浓度。该浓度差能够通过电容-电压测定法(CV法)来测定。另外，也可以将通过扩展电阻测定法(SR法)测量的载流子浓度作为掺杂浓度。另外，在掺杂浓度分布具有峰的情况下，也可以将该峰值作为该区域中的掺杂浓度。在施主或受主存在的区域中的掺杂浓度几乎均等的情况等，可以将掺杂浓度的平均值作为该区域中的掺杂浓度。另外，在本说明书中，掺杂剂的浓度指的是施主和受主各自的浓度。

图1是示出本发明的一个实施方式的半导体装置100的一个示例的俯视图。在图1中，示出了将各部件投影到半导体基板10的上表面而得的位置。在图1中，仅示出了半导体装置100的一部分部件，并省略了一部分部件。

半导体装置100具备半导体基板10。半导体基板10为由硅或化合物半导体等半导体材料形成的基板。半导体基板10在俯视时具有端边102。在本说明书中简称为俯视的情况下，意味着从半导体基板10的上表面侧进行观察。本例的半导体基板10具有在俯视时彼此对置的两组端边102。在图1中，X轴和Y轴平行于某一端边102。另外，Z轴垂直于半导体基板10的上表面。

在半导体基板10设置有有源部120。有源部120是将半导体装置100控制为导通状态的情况下在半导体基板10的上表面与下表面之间在深度方向上有主电流流通的区域。虽然在有源部120的上方设置有发射电极，但在图1中被省略。

在有源部120中可以设置有包括IGBT等晶体管元件的晶体管部70。在有源部120中还可以设置有包括续流二极管(FWD)等二极管元件的二极管部80。

在图1中，对配置有晶体管部70的区域标注符号“I”，并对配置有二极管部80的区域标注符号“F”。晶体管部70和二极管部80沿预定的排列方向(在图1中为X轴方向)并列配置。晶体管部70和二极管部80可以在X轴方向上交替地并列配置。在本说明书中，有时将在俯视时垂直于排列方向的方向称为延伸方向(在图1中为Y轴方向)。晶体管部70和二极管部80可以分别在延伸方向上具有长边。即，晶体管部70在Y轴方向上的长度大于在X轴方向上的宽度。同样地，二极管部80在Y轴方向上的长度大于在X轴方向上的宽度。晶体管部70和二极管部80的延伸方向可以与沟槽部的长边方向相同。

二极管部80在与半导体基板10的下表面接触的区域中具有N+型的阴极区。在本说明书中，将设置有阴极区的区域称为二极管部80。即，二极管部80是在俯视时与阴极区重叠的区域。在半导体基板10的下表面中，可以在除阴极区以外的区域设置有P+型的集电区。在本说明书中，有时也将二极管部80在Y轴方向上延长至后述的栅极布线的延长区81包括在二极管部80中。在延长区81的下表面设置有集电区。

半导体装置100在半导体基板10的上方可以具有一个以上的焊盘。本例的半导体装置100具有栅极焊盘112。半导体装置100还可以具有阳极焊盘、阴极焊盘和电流检测焊盘等焊盘。各焊盘配置在端边102的附近。端边102的附近指的是俯视时的端边102与发射电极之间的区域。在安装半导体装置100时，各焊盘也可以通过金属线等布线连接于外部的电路。

对栅极焊盘112施加栅极电压。栅极焊盘112电连接于有源部120的栅极沟槽部的导电部。半导体装置100具备将栅极焊盘112与栅极沟槽部连接的栅极布线。在图1中，对栅极布线标注有斜线阴影。

本例的栅极布线具有外周栅极布线130和有源侧栅极布线131。在俯视时，外周栅极布线130配置在有源部120与半导体基板10的端边102之间。本例的外周栅极布线130在俯视时包围有源部120。也可以将在俯视时被外周栅极布线130包围的区域作为有源部120。另外，外周栅极布线130与栅极焊盘112连接。外周栅极布线130配置在半导体基板10的上方。外周栅极布线130可以是金属布线。

有源侧栅极布线131设置在有源部120。通过在有源部120设置源侧栅极布线131，从而能够减小从栅极焊盘112至半导体基板10的各区域的布线长度的变动。

有源侧栅极布线131与有源部120的栅极沟槽部连接。有源侧栅极布线131配置在半导体基板10的上方。有源侧栅极布线131可以是由掺杂有杂质的多晶硅等半导体形成的布线。

有源侧栅极布线131可以与外周栅极布线130连接。本例的有源侧栅极布线131设置为在Y轴方向上的大致中央以横穿有源部120的方式沿X轴方向从一侧的外周栅极布线130延伸到另一侧的外周栅极布线130。

另外，半导体装置100也可以具备未图示的温度感测部和/或未图示的电流检测部，该温度感测部为由多晶硅等形成的PN结二极管，该电流检测部模拟设置在有源部120的晶体管部的动作。

本例的半导体装置100在外周栅极布线130与端边102之间具备边缘终端结构部90。边缘终端结构部90缓和半导体基板10的上表面侧的电场集中。边缘终端结构部90具有例如以包围有源部120的方式设置为环状的保护环、场板、降低表面电场以及将它们组合而成的结构。

图2A是图1中的区域A的放大图。区域A是包括晶体管部70、二极管部80和有源侧栅极布线131的区域。在本例的半导体基板10中设置有与半导体基板10的上表面接触的栅极沟槽部40、虚设沟槽部30、阱区11、发射区12、基区14和接触区15。另外，在本例的半导体基板10中设置有与半导体基板10的下表面接触的阴极区82和集电区22。

另外，在半导体基板10的上方设置有发射电极52和有源侧栅极布线131。发射电极52与半导体基板10的上表面处的发射区12、接触区15和基区14接触。另外，发射电极52与虚设沟槽部30的虚设导电部连接。也可以在发射电极52与半导体基板10之间设置有层间绝缘膜。在层间绝缘膜设置有用于将发射电极52与半导体基板10连接的接触孔。

在有源侧栅极布线131与半导体基板10之间设置有热氧化膜等绝缘膜。有源侧栅极布线131在半导体基板10的上表面与栅极沟槽部40内的栅极导电部连接。有源侧栅极布线131与虚设沟槽部30内的虚设导电部不连接。栅极沟槽部40以在X轴方向上延伸至有源侧栅极布线131等栅极布线的下方的方式设置。栅极沟槽部40的栅极导电部与栅极布线连接。

在有源侧栅极布线131的下方设置有阱区11。阱区11是如下的区域：其掺杂浓度高于基区14的掺杂浓度，与半导体基板10的上表面接触地形成，并且形成至比基区14的底部更深的位置。阱区11的Y轴方向的宽度可以大于有源侧栅极布线131的Y轴方向的宽度。

在晶体管部70中设置有栅极沟槽部40。在二极管部80中设置有虚设沟槽部30。在晶体管部70中，也可以设置有虚设沟槽部30。栅极沟槽部40在晶体管部70中作为被施加栅极电位的栅电极发挥功能。在虚设沟槽部30被施加发射极电位。

在俯视时，栅极沟槽部40和虚设沟槽部30在Y轴方向上具有长边。即，栅极沟槽部40和虚设沟槽部30在Y轴方向上延伸地设置。栅极沟槽部40和虚设沟槽部30可以具有与Y轴方向平行的直线部分。

栅极沟槽部40和虚设沟槽部30的各沟槽部在X轴方向上以预定的间隔配置。应予说明，栅极沟槽部40和虚设沟槽部30的排列图案不限于图2A的示例。包含一个以上的栅极沟槽部40的组和包含一个以上的虚设沟槽部30的组可以沿着X轴方向交替配置。

至少一个沟槽部的两个直线部分的前端可以通过曲线状的前端部分连接。在图2A的示例中，栅极沟槽部40具有两个直线部分39和一个前端部分41。另外，虚设沟槽部30也可以同样具有两个直线部分29和一个前端部分31。虚设沟槽部30也可以只具有直线部分。各沟槽部的在Y轴方向上的前端可以配置在阱区11的内部。由此，能够缓和沟槽部的前端处的电场集中。

在本说明书中，有时将半导体基板10在X轴方向上被沟槽部的两个直线部分所夹的区域称作台面部。在晶体管部70中设置有台面部60，在二极管部80中设置有台面部61。台面部是在半导体基板10被沟槽部所夹的部分中比沟槽部的最深的底部靠近上表面侧的区域。

在各台面部中，设置有P-型的基区14。基区14在台面部的上表面的一部分露出。在晶体管部70的基区14的上表面设置有接触区15和发射区12。本例的接触区15是掺杂浓度高于基区14的掺杂浓度的P+型。本例的发射区12是掺杂浓度高于后述的漂移区的掺杂浓度的N+型。

发射区12在半导体基板10的上表面与栅极沟槽部40接触地设置。本例的发射区12和接触区15从夹着台面部60的一个沟槽部设置到另一个沟槽部。在本例的台面部60的上表面，接触区15和发射区12沿Y轴方向交替地配置。

在另一示例中，在台面部60，接触区15和发射区12也可以沿Y轴方向呈条纹状地设置。例如，在与沟槽部邻接的区域设置有发射区12，并在被夹在发射区12之间的区域设置有接触区15。在台面部60的上表面可以配置有基区14，该基区14在Y轴方向上夹着设置有接触区15和发射区12的区域。

在二极管部80的台面部61中可以不设置有发射区12。在本例的台面部61的上表面设置有基区14。基区14可以占据台面部61的上表面的一半以上的面积。在台面部61的上表面可以配置有接触区15。台面部61的接触区15可以设置在与沟槽接触部54的Y轴方向上的端部重叠的位置。在台面部61的上表面可以设置有在Y轴方向夹着接触区15的基区14。

在各台面部60和台面部61设置有沟槽接触部54。沟槽接触部54包括从半导体基板10的上表面形成到半导体基板10的内部的接触用沟槽(沟部)和被填充在沟槽内的导电部。导电部可以由与发射电极52相同的材料与发射电极52接连地形成，也可以由与发射电极52不同的材料形成。

沟槽接触部54在深度方向(Z轴方向)上贯穿接触区15。即，通过设置沟槽接触部54从而减小了接触区15的体积。由此，在晶体管部70的栅极处于关断状态而进行二极管动作时，能够抑制来自接触区15的空穴注入。因此，能够降低二极管部80中的反向恢复损耗。

另外，通过设置沟槽接触部54，能够增大导电部与半导体基板10的接触面积。因此，即使将台面部60和台面部61在X轴方向上的宽度精细化，也能够抑制发射电极52与半导体基板10之间的接触电阻的增大。

沟槽接触部54在X轴方向上的宽度小于各台面部在X轴方向上的宽度。沟槽接触部54在Y轴方向上的两端可以设置在各台面部的接触区15中的配置于Y轴方向上的两端的接触区15。

设置在台面部60的沟槽接触部54与设置在台面部61的沟槽接触部54在Y轴方向上的长度可以相同，也可以不同。在台面部60中，沟槽接触部54设置在接触区15和发射区12的各区域的上方。接触区15和发射区12可以配置在设置有沟槽接触部54的范围。本例的沟槽接触部54不设置在台面部60的与基区14和阱区11对应的区域。在台面部61中，沟槽接触部54设置在接触区15和基区14的上方。但是，沟槽接触部54在台面部61中不设置在被接触区15与阱区11所夹的基区14的上方。

在二极管部80中，在与半导体基板10的下表面接触的区域设置有N+型的阴极区82。在与半导体基板10的下表面接触的区域中，集电区22设置在未设置阴极区82的区域。阴极区82在Y轴方向上与阱区11分离地配置。阴极区82与阱区11之间在俯视时可以配置有基区14和接触区15中的至少一者。在本例中，阴极区82与阱区11在Y轴方向上的距离大于沟槽接触部54与阱区11在Y轴方向上的距离。

图2B是示出俯视时的阴极区82的另一配置例的图。本例的阴极区82在Y轴方向上的端部的位置与沟槽接触部54的端部的位置一致。由于通过设置沟槽接触部54，使载流子的抽取变得容易，因此即使将阴极区82接近阱区11也易于确保耐压。

阴极区82的Y轴方向上的端部的位置也可以与沟槽接触部54的端部的位置不一致。阴极区82的Y轴方向上的端部可以设置在与接触区15重叠的位置。阴极区82的Y轴方向上的端部也可以配置在沟槽接触部54与阱区11之间。

图3是示出图2A和图2B中的b-b截面的一个示例的图。b-b截面是通过接触区15的XZ面。本例的半导体装置100在该截面中具有半导体基板10、发射电极52和集电极24。

发射电极52可以在各台面部中与半导体基板10的上表面21接触。即，各台面部与发射电极52之间不设置有绝缘膜。绝缘膜不在各台面部的正上方延伸而是埋入沟槽部。发射电极52在包括多个台面部和多个沟槽部的范围中，可以与上表面21接触。通过这样的结构，即使将台面部在X轴方向上的宽度精细化，也能够确保台面部与发射电极52的接触面积。

集电极24可以设置于半导体基板10的整个下表面23。集电极24和发射电极52可以由铝等金属材料形成。

在该截面的半导体基板10的上表面21侧设置有P-型的基区14。在该截面中，在晶体管部70中的半导体基板10的上表面21侧，从半导体基板10的上表面21依次设置有P+型的接触区15和P-型的基区14。在该截面中，在二极管部80中的半导体基板10的上表面21侧设置有P-型的基区14。

在各台面部中，在基区14与漂移区18之间可以设置有掺杂浓度高于漂移区18的掺杂浓度的N+型的蓄积区16。蓄积区16也可以不设置在台面部61。通过设置蓄积区16，从而能够提高载流子注入促进效应(IE效应，Injection-Enhancement effect)而降低晶体管部70中的导通电压。

在晶体管部70和二极管部80中，在基区14的下方设置有N-型的漂移区18。在晶体管部70和二极管部80中，在漂移区18的下方设置有N+型的缓冲区20。

缓冲区20的掺杂浓度高于漂移区18的掺杂浓度。缓冲区20可以作为防止从基区14的下表面扩展的耗尽层到达集电区22和阴极区82的场截止层来发挥功能。

在晶体管部70中，在缓冲区20的下方设置有P+型的集电区22。在二极管部80中，在缓冲区20的下方设置有阴极区82。

在半导体基板10的上表面21侧设置有一个以上的栅极沟槽部40和一个以上的虚设沟槽部30。各沟槽部以从半导体基板10的上表面21贯穿基区14而到达漂移区18的方式设置。在设置有发射区12、接触区15和蓄积区16中的至少一个的区域中，各沟槽部也贯穿这些区域而到达漂移区18。沟槽部贯穿掺杂区不限于以在形成掺杂区之后形成沟槽部的顺序来制造。在形成沟槽部之后，在沟槽部之间形成掺杂区的结构也包括在沟槽部贯穿掺杂区的结构内。

栅极沟槽部40具有设置在半导体基板10的上表面21侧的栅极绝缘膜42和栅极导电部44。栅极绝缘膜42以覆盖栅极沟槽部40的内壁的方式设置。栅极绝缘膜42可以通过将栅极沟槽部40的内壁的半导体氧化或氮化而形成。栅极导电部44在栅极沟槽部40的内部设置在比栅极绝缘膜42更靠内侧的位置。即，栅极绝缘膜42将栅极导电部44与半导体基板10绝缘。栅极导电部44由多晶硅等导电材料形成。

栅极导电部44包括隔着栅极绝缘膜42而与基区14对置的区域。栅极导电部44通过层间绝缘膜38而与发射电极52绝缘。层间绝缘膜38是例如PSG或PBSG等的硅酸盐玻璃。层间绝缘膜38的至少一部分可以设置在栅极沟槽的内部。层间绝缘膜38的至少一部分也可以设置在半导体基板10的上表面21的上方。如果对栅极导电部44施加预定的电压，则在基区14中的与栅极沟槽接触的界面的表层形成由电子的反转层形成的沟道。

虚设沟槽部30在该截面中可以具有与栅极沟槽部40相同的结构。虚设沟槽部30具有设置在半导体基板10的上表面21侧的虚设沟槽、虚设绝缘膜32和虚设导电部34。虚设绝缘膜32以覆盖虚设沟槽的内壁的方式设置。虚设导电部34设置在虚设沟槽的内部，并且设置在比虚设绝缘膜32更靠近内侧的位置。虚设绝缘膜32将虚设导电部34与半导体基板10绝缘。虚设导电部34可以由与栅极导电部44相同的材料形成。在该截面中，虚设导电部34可以通过层间绝缘膜38而与发射电极52绝缘。虚设导电部34可以在与图3不同的截面中，通过设置在层间绝缘膜38的接触孔等而与发射电极52连接。层间绝缘膜38的至少一部分可以设置在虚设沟槽的内部。层间绝缘膜38的至少一部分也可以设置在半导体基板10的上表面21上。

至少在一个台面部中设置有导电材料的沟槽接触部54。沟槽接触部54可以由与发射电极52相同的材料形成，也可以由钨等材料形成。通过由包括钨的材料形成沟槽接触部54，从而能够易于形成细微的沟槽接触部54。沟槽接触部54与发射电极52连接。

沟槽接触部54以贯穿接触区15的方式设置。即，沟槽接触部54从半导体基板10的上表面21设置至达到基区14的位置。沟槽接触部54的下端可以配置在与基区14的下端相同的位置，也可以配置在与基区14的下端更靠近下方的位置。沟槽接触部54在与图3不同的截面中可以贯穿发射区12。

如上所述，因为沟槽接触部54贯穿接触区15，所以接触区15变小。因此能够抑制空穴从接触区15向漂移区18侧注入。

在与沟槽接触部54的底部接触的区域中设置有掺杂浓度高于接触区15的掺杂浓度的P++型的高浓度插塞区55。高浓度插塞区55可以覆盖沟槽接触部54的整个底面。高浓度插塞区55的掺杂浓度可以是接触区15的掺杂浓度的2倍以上，也可以是5倍以上，还可以是10倍以上。通过设置高浓度插塞区55，从而能够降低沟槽接触部54与半导体基板10的接触电阻。另外，通过高浓度插塞区55和沟槽接触部54，易于从半导体基板10抽取空穴。因此，能够进一步降低反向恢复损耗。优选高浓度插塞区55在深度方向上的厚度小于接触区15在深度方向上的厚度。

晶体管部70可以具有与二极管部80接触的边界部72。边界部72包括一个以上的台面部60。边界部72中的台面部60可以具有与除边界部72以外的台面部60相同的结构。

沟槽接触部54和高浓度插塞区55可以设置在边界部72的台面部60。由此，能够减少从边界部72的接触区15流到二极管部80的空穴。沟槽接触部54和高浓度插塞区55可以只设置在边界部72，也可以还设置在除边界部72以外的位置。

沟槽接触部54和高浓度插塞区55还可以设置在除边界部72以外的台面部60。沟槽接触部54和高浓度插塞区55可以设置在晶体管部70的全部台面部60。沟槽接触部54和高浓度插塞区55也可以设置在具有接触区15和发射区12的全部台面部60。由此，能够减少从整个晶体管部70流到二极管部80的空穴。

沟槽接触部54和高浓度插塞区55也可以设置在二极管部80。沟槽接触部54和高浓度插塞区55可以设置在二极管部80的全部台面部61。设置在台面部61的沟槽接触部54可以形成到与设置在台面部60的沟槽接触部54相同的深度，也可以形成到与设置在台面部60的沟槽接触部54不同的深度。在台面部61中，沟槽接触部54也可以贯穿接触区15。

图4是示出台面部60的结构例的立体截面图。在图4中，示出了沟槽接触部54中的接触用沟槽57，省略了填充到接触用沟槽57的导电材料。

在本例中的接触区15设置到比发射区12深的位置。如图4所示，接触用沟槽57以贯穿接触区15和发射区12的方式设置。在发射区12设置到比接触区15深的位置时，接触用沟槽57可以设置到比发射区12的下端深的位置，也可以设置到比发射区12的下端浅的位置。

在接触用沟槽57的底部设置有P++型的高浓度插塞区55。在接触用沟槽57的侧面可以露出接触区15、发射区12和基区14。在接触用沟槽57的底面可以露出高浓度插塞区55。沟槽接触部54可以与接触区15、发射区12、基区14和高浓度插塞区55接触。

图5是示出台面部60的结构例的截面图。在本例中，在半导体基板10的深度方向上，将高浓度插塞区55的厚度设为T1，将接触区15的厚度设为T2，将接触用沟槽57的比接触区15的下端更向下方突出的突出长度设为T3，将高浓度插塞区55的下方的基区14的厚度设为T4。各部件的厚度或长度可以采用各部件的厚度或长度的最大值。

在本例中，高浓度插塞区55的厚度T1小于接触区15的厚度T2。厚度T1可以是厚度T2的一半以下，也可以是1/4以下，还可以是1/10以下。由此，能够抑制来自高浓度插塞区55的空穴的注入。高浓度插塞区55的厚度T1与高浓度插塞区55的掺杂浓度的积可以小于接触区15的厚度T2与接触区15的掺杂浓度的积。

应予说明，高浓度插塞区55的下端设置在比基区14的下端靠近上侧的位置。即，高浓度插塞区55设置在基区14内，并且与蓄积区16或漂移区18不接触。由此，防止沟槽接触部54通过高浓度插塞区55与N型的区域连接。

接触用沟槽57的突出长度T3小于基区14的厚度T4。如果突出长度T3变大，则高浓度插塞区55与漂移区18(或蓄积区16)之间的距离变近，耐压会降低。突出长度T3可以是厚度T4的一半以下，也可以是1/4以下。

另外，如果高浓度插塞区55的厚度T1大，则高浓度插塞区55与漂移区18(或蓄积区16)之间的距离变近，耐压会降低。厚度T1可以是厚度T4的一半以下，也可以是1/4以下，还可以是1/10以下。

另外，将接触用沟槽57在X轴方向上的宽度(即，沟槽接触部54的宽度)设为W1，将栅极沟槽部40与接触用沟槽57在X轴方向上的距离设为W2。即，宽度W2是接触区15的宽度。宽度W1可以是宽度W2的一半以上，也可以是1倍以上。通过增大宽度W1，从而能够抑制来自接触区15的空穴注入。

高浓度插塞区55可以通过从半导体基板10的上表面21的上方向接触用沟槽57注入P型的杂质来形成。此时，P型的杂质也被注入到接触区15和发射区12之中的露出于接触用沟槽57的侧面的区域。接触区15的与接触用沟槽57接触的边界部58的杂质浓度可以高于接触区15的与栅极沟槽部40接触的区域的杂质浓度。通过这样的构成，能够进一步降低沟槽接触部54与接触区15的接触电阻。另外，发射区12的与接触用沟槽57接触的区域的P型杂质浓度可以高于发射区12的与栅极沟槽部40接触的区域的P型杂质浓度。发射区12的与接触用沟槽57接触的区域也可以反转为P型。

应予说明，宽度W2优选具有使从接触用沟槽57注入到发射区12的P型杂质不到达栅极沟槽部40的程度的厚度。宽度W2可以为0.2μm以上，也可以为0.5μm以上。

形成高浓度插塞区55的工序优选在形成发射区12、基区14、蓄积区16、接触区15、各沟槽部之后。由此，能够减小针对高浓度插塞区55和边界部58的热履历。因此，能够减小高浓度插塞区55的厚度T1，另外，能够抑制注入到边界部58的P型杂质到达栅极沟槽部40。

图6是示出台面部61的结构例的立体截面图。在图6中，示出了沟槽接触部54中的接触用沟槽57，省略了填充到接触用沟槽57的导电材料。

如图6所示，接触用沟槽57从半导体基板10的上表面21设置到基区14的内部。接触用沟槽57可以贯穿接触区15。在接触用沟槽57的底部设置有P++型的高浓度插塞区55。在接触用沟槽57的侧面可以露出接触区15和基区14。在接触用沟槽57的底面可以露出高浓度插塞区55。沟槽接触部54可以与接触区15、基区14和高浓度插塞区55接触。

图7是示出台面部61的另一结构例的立体截面图。本例的台面部61在半导体基板10的上表面21中具有与台面部60相同的结构。即，在本例的台面部61中，沿Y轴方向交替地配置有接触区15和发射区12。在这种情况下，接触用沟槽57也可以从半导体基板10的上表面21贯穿接触区15和发射区12而设置到基区14。

图8是示出X轴方向上的有源部120的端部的结构例的截面图。图8的截面是XZ截面。本例的有源部120在俯视时包围阱区11。在阱区11的上方虽然设置有外周栅极布线130，但在图8中省略。

本例的有源部120在配置在X轴方向上最端部的晶体管部70(或二极管部80)与阱区11之间具有端部区78。在端部区78未配置栅极沟槽部40和虚设沟槽部30。在端部区78中的半导体基板10的上表面21可以露出基区14。

在端部区78中可以设置有一组以上的沟槽接触部54和高浓度插塞区55。在本例的端部区78中，多组沟槽接触部54和高浓度插塞区55沿X轴方向等间距地配置。端部区78中的沟槽接触部54与高浓度插塞区55可以具有与晶体管部70中的沟槽接触部54和高浓度插塞区55相同的结构。通过设置端部区78，能够抽取从比有源部120更靠外侧的区域流到有源部120的空穴等载流子。由此，能够抑制载流子集中于配置在有源部120的端部的台面部。

图9是示出半导体装置100具有的台面部62的一个示例的XZ截面图。台面部62可以设置在晶体管部70或二极管部80。台面部62是通过层间绝缘膜38而与发射电极52电绝缘的浮置台面。通过设置台面部62，能够抑制载流子被抽取到发射电极52，而进一步提高IE效应。在台面部62中不设置沟槽接触部54。

图10是说明半导体装置100的制造方法中的一部分的工序的图。在图10中示出了形成沟槽接触部的工序。在图10中，省略了蓄积区16。在形成沟槽接触部之前，在半导体基板10形成接触区15、发射区12、基区14、栅极沟槽部40和虚设沟槽部30。在本例中，栅极沟槽部40的栅极导电部44的上端和虚设沟槽部30的虚设导电部34的上端配置在比半导体基板10的上表面21靠近下方的位置。

在S1000中，在各沟槽部的导电部的上方和半导体基板10的上表面21形成层间绝缘膜38。如上所述，由于各沟槽部的导电部配置在比半导体基板10的上表面21靠近下方的位置，因此层间绝缘膜38的一部分还形成在各沟槽部内中的导电部上。

在S1002中，回蚀除去比半导体基板10的上表面21更靠近上方的层间绝缘膜38。由此，残留各沟槽部的内部的层间绝缘膜38并露出台面部60和台面部61的上表面。

在S1004中，通过在半导体基板10的上表面21形成掩模图案202后蚀刻半导体基板10的上表面21，从而形成接触用沟槽57。接触用沟槽57贯穿接触区15。

在S1006中，形成与接触用沟槽57的底部接触的高浓度插塞区55。高浓度插塞区55可以通过注入与接触区15相同的P型杂质而形成。另外，S1006中的杂质离子的加速能量可以小于向接触区15注入杂质离子时的加速能量。另外，S1006中的热处理温度可以低于形成接触区15时的热处理温度。另外，S1006中的热处理时间可以短于形成接触区15时的热处理时间。另外，在S1006中，也可以不实施热处理。

作为一个示例，P型杂质为硼。作为一个示例，在形成接触区15时的杂质离子的加速电压可以在100keV以上且140keV以下。杂质离子的注入量可以在1×10¹⁵(/cm²)以上且5×10¹⁵(/cm²)以下。热处理温度可以在950℃以上且1100℃以下。热处理时间可以在20分钟以上且40分钟以下。

作为一个示例，在形成高浓度插塞区55时的杂质离子的加速电压可以在20keV以上且80keV以下。杂质离子的注入量可以在1×10¹⁵(/cm²)以上且5×10¹⁵(/cm²)以下。形成高浓度插塞区55时的杂质离子的注入量可以少于形成接触区15时的杂质离子的注入量。但是，由于高浓度插塞区55的厚度小，因此单位体积的掺杂浓度变高。热处理温度可以在800℃以上且900℃以下。形成高浓度插塞区55时的热处理时间可以是形成接触区15时的热处理时间的十分之一以下的时间。形成高浓度插塞区55时的热处理时间可以在5秒以上且1分钟以下。

在S1008中，在接触用沟槽57的内部形成导电材料。在本例中，在掩模图案202的上方也形成有导电材料204。在接触用沟槽57的内部形成的导电材料成为沟槽接触部54。

在S1010中，除去掩模图案202。由此，能够形成沟槽接触部54。在形成沟槽接触部54后，在半导体基板10的上表面21形成发射电极52。在用与发射电极52相同的材料形成沟槽接触部54时，可以在S1008中，除去掩模图案202后使导电材料堆积。

应予说明，优选在形成高浓度插塞区55后，没有比形成高浓度插塞区55时的热处理温度更高温的工序。由此，能够高精度地控制高浓度插塞区55的厚度。

图11是示出图2A和图2B中的b-b截面的另一示例的图。本例的半导体装置100的层间绝缘膜38的结构与图3所示的示例不同。其他结构与图3所示的示例相同。

在本例中，层间绝缘膜38设置在半导体基板10的上表面21的上方。层间绝缘膜38以覆盖各沟槽部的方式设置。即，层间绝缘膜38在X轴方向上的宽度大于沟槽部的宽度。在各沟槽部的内部可以设置有层间绝缘膜38，也可以不设置有层间绝缘膜38。

各台面部60和台面部61具有未被层间绝缘膜38覆盖的部分。在层间绝缘膜38中可以设置有使台面部60和台面部61露出的接触孔56。接触孔56可以以在各台面部60的长边方向(Y轴方向)上具有长边的方式设置。

本例的沟槽接触部54设置在通过接触孔56露出的台面部60和台面部61的上表面。可以通过将设置有接触孔56的层间绝缘膜38作为掩模，而蚀刻半导体基板10的上表面来形成沟槽接触部54。此时，在半导体基板10的上表面21中，接触孔56的开口部分的位置与沟槽接触部54的位置一致。在另一示例中，接触孔56的开口部分的位置与沟槽接触部54的位置也可以不一致。

图12是将实施例的半导体装置100与比较例的半导体装置的特性进行比较而得的图。在图12中，示出了使晶体管部70关断时的二极管部80中的正向电流If的波形与二极管部80的阳极阴极间电压Vr的波形。比较例的半导体装置的结构除了没有沟槽接触部54这一点以外与半导体装置100相同。

如图12所示，实施例的半导体装置100与比较例相比，反向恢复时的峰电流Irp小于比较例的峰电流。因此，半导体装置100能够降低反向恢复损耗。这认为是由于通过设置沟道接触部54，从而抑制了来自接触区15的载流子注入。

图13是示出实施例和比较例的二极管部80中的在深度方向上的空穴密度分布例的图。在图13中，示出了二极管部80中的与晶体管部70邻接的区域的空穴密度。如图13所示，可知通过设置有沟槽接触部54，特别是在上表面(正极)侧，实施例的空穴密度降低。

以上，虽然利用实施方式对本发明进行了说明，但是本发明的技术范围不限于上述实施方式所记载的范围。对本领域技术人员来说，可以在上述实施方式中追加多种变更或改良是显而易见的。根据权利要求书的记载可知，追加了这样的变更或改良的方式也能够包括在本发明的技术范围内。

应当注意的是，在权利要求书、说明书和附图中示出的装置、系统、程序和方法中的动作、过程、步骤和阶段等各处理的执行顺序只要未特别明示“早于”、“预先”等，另外，未在后续的处理中使用之前的处理结果，就可以以任意顺序来实现。关于权利要求书、说明书和附图中的动作流程，即使为方便起见使用“首先”、“接下来”等进行了说明，也并不意味着必须以该顺序来实施。