带屏蔽区的非对称碳化硅umosfet器件及制备方法
阅读说明：本技术 带屏蔽区的非对称碳化硅umosfet器件及制备方法 (Asymmetric silicon carbide UMOSFET device with shielding region and preparation method ) 是由 施广彦 秋琪 李昀佶 于 2021-02-07 设计创作，主要内容包括：本发明提供了一种带屏蔽区的非对称碳化硅UMOSFET器件及制备方法；所述器件包括自下而上的第二金属,N+衬底和N-外延层；N-外延层具有第一P-阱区、第一N+注入区、第一P+注入区、第二P+注入区、第一沟槽和第二沟槽；还包括：第一金属,第一金属覆盖部分第一N+注入区上表面、第一P-阱区侧表面和第二P+注入区上表面以形成欧姆接触；利用深P+屏蔽区和部分包围槽角的P+注入区有效屏蔽或缓解栅极氧化层两个槽角处的电场集中现象,从而提升器件的反向耐压能力和使用可靠性。(The invention provides an asymmetric silicon carbide UMOSFET device with a shielding region and a preparation method thereof; the device comprises a second metal, an N + substrate and an N-epitaxial layer from bottom to top; the N-epitaxial layer is provided with a first P-well region, a first N + injection region, a first P + injection region, a second P + injection region, a first groove and a second groove; further comprising: a first metal covering a portion of the first N + injection region upper surface, the first P-well region side surface and the second P + injection region upper surface to form an ohmic contact; the electric field concentration phenomenon at two groove corners of the gate oxide layer is effectively shielded or relieved by utilizing the deep P + shielding region and the P + injection region partially surrounding the groove corners, so that the reverse voltage-resisting capability and the use reliability of the device are improved.)
【技术领域】
本发明涉及半导体领域，尤其涉及一种带屏蔽区的非对称碳化硅UMOSFET器件及制备方法。
【背景技术】
近年来，随着电力电子系统的不断发展，对系统中的功率器件提出了更高的要求，而硅(Si)基电力电子器件由于材料本身的限制已无法满足系统应用的要求。
碳化硅(SiC)材料作为第三代半导体材料的代表，在诸多特性上均远胜于硅材料。碳化硅MOSFET器件作为近些年商业化的器件，在导通电阻、开关时间、开关损耗和散热性能等方面，均有着替代现有IGBT的巨大潜力。
在碳化硅UMOSFET中，由于栅氧化层具有沟槽形构造，在拐角处产生的电场集中比器件漂移区中的电场更大，使得栅氧化层可能在体区发生击穿之前就被击穿，这极大地影响了器件的可靠性。因此，研究人员会使用各种各样的栅氧化层加固结构，用以削弱碳化硅UMOSFET栅氧化层拐角处的电场集中现象，从而提高器件性能。
【
发明内容
】本发明要解决的技术问题，在于提供一种带屏蔽区的非对称碳化硅MOSFET器件及其制备方法。
本发明之一是这样实现的：一种带屏蔽区的非对称碳化硅UMOSFET器件，包括
一第二金属，所述第二金属作为漏电极；
一N+衬底，所述N+衬底一面连接至所述第二金属；
一N-外延层，所述N+衬底另一面连接至所述N-外延层；
一第一P+注入区，所述第一P+注入区形状为L形，所述第一P+注入区连接所述N-外延层；
一第二P+注入区，所述第二P+注入区形状为L形，所述第二P+注入区连接所述N-外延层；
一第一P-阱区，所述第一P-阱区连接至所述第二P+注入区以及N-外延层；
一第一N+注入区，所述第一N+注入区连接至所述第一P-阱区；
一第一沟槽，所述第一沟槽分别连接所述N-外延层、第一P+注入区、第一P-阱区以及第一N+注入区；
一第二沟槽，所述第二沟槽分别连接所述第二P+注入区、第一P-阱区以及第一N+注入区；
一栅介质层，覆盖所述第一沟槽侧面和槽底上表面；
一栅极，覆盖所述栅介质层上表面且填充所述第一沟槽；
一第一金属，所述第一金属覆盖第一N+注入区上表面设定位置、第一N+注入区侧表面、第一P-阱区侧表面和第二P+注入区上表面以形成欧姆接触。
进一步地，所述第一沟槽深度在1μm～3μm，宽度0.5μm～2μm；所述第二沟槽深度在1μm～3μm，宽度0.5μm～2μm。
进一步地，所述第一P+注入区深度在1.5μm～3μm，宽度0.8μm～2μm；所述第二P+注入区深度在2μm～3μm，宽度1μm～2μm。
进一步地，所述第一P-阱区深度在0.3μm～1.0μm，宽度0.3μm～1μm；所述第一N+注入区深度在0.1μm～0.5μm，宽度0.3μm～1μm。
进一步地，所述第一P+注入区的深度大于所述第一沟槽的深度，所述第二P+注入区的深度大于所述第二沟槽的深度。
进一步地，所述第一沟槽和第二沟槽的深度大于所述第一P-阱区的深度。
进一步地，所述第一P+注入区左侧和第一沟槽右侧的间距在0.5μm～0.7μm。
进一步地，所述第二P+注入区右侧和第一沟槽左侧的间距在0.1μm～0.3μm。
本发明之二是这样实现的：一种带屏蔽区的非对称碳化硅UMOSFET器件的制备方法，包括如下步骤：
在N+衬底上形成N-外延层；
在部分所述N-外延层表面进行P+区注入，形成第一P+注入区和第二P+注入区；
在所述N-外延层表面设定位置进行N+区注入，形成过渡N+注入区；
在所述过渡N+注入区表面进行P-区注入，形成第一P-阱区；
在所述P-区表面进行N+区注入，形成第一N+注入区；
刻蚀所述第一N+区、第一P-阱区、第一P+注入区和第二P+注入区的设定位置以形成第一沟槽和第二沟槽；
第一沟槽左侧壁以左为第一P-阱区和第一N+注入区；
第一沟槽右侧壁以右的P+注入区成为第一P+注入区；
第二沟槽右侧壁以右为第一P-阱区和第一N+注入区；
第二沟槽右侧壁以右的P+注入区成为第二P+注入区；
形成栅介质层覆盖所述第一沟槽的表面；
在所述栅介质层上表面形成栅极；
形成第一金属，所述第一金属覆盖部分第一N+注入区上表面、第一N+注入区侧表面、第一P-阱区侧表面和第二P+注入区上表面以形成欧姆接触；
在N+衬底上形成漏电极。
进一步地，所述欧姆接触的形成过程包括：在氩气氛围下实施快速热退火工艺。
本发明的优点在于：本发明的一种带屏蔽区的非对称碳化硅MOSFET器件及制备方法，在器件中牺牲一半的沟道，引入部分包围槽角的深P+注入区，在保证正向电流足够大的前提下屏蔽掉栅极氧化层右侧槽角处的电场集中现象。
通过将部分第一N+注入区、第一P-阱区和第二P+注入区进行刻蚀形成第二沟槽，形成较深的第二P+注入区作为P+屏蔽层，有效缓解栅极氧化层左侧槽角处的电场集中现象，从而提高器件的耐压能力和工作可靠性。
【附图说明】
下面参照附图结合实施例对本发明作进一步的说明。
图1是本发明一种带屏蔽区的非对称碳化硅UMOSFET器件示意图；
图2是制备带屏蔽区的非对称碳化硅UMOSFET器件的步骤对应结构示意图一；
图3是制备带屏蔽区的非对称碳化硅UMOSFET器件的步骤对应结构示意图二；
图4是制备带屏蔽区的非对称碳化硅UMOSFET器件的步骤对应结构示意图三；
图5是制备带屏蔽区的非对称碳化硅UMOSFET器件的步骤对应结构示意图四；
图6是制备带屏蔽区的非对称碳化硅UMOSFET器件的步骤对应结构示意图五；
图7是制备带屏蔽区的非对称碳化硅UMOSFET器件的步骤对应结构示意图六。
【
具体实施方式
】
本发明实施例通过提供一种带屏蔽区的非对称碳化硅MOSFET器件及其制备方法，解决了现有技术中耐压能力差和工作不可靠的技术问题，实现了有效缓解栅极氧化层左侧槽角处的电场集中现象，从而提高器件的耐压能力和工作可靠性的技术效果。
本发明实施例中的技术方案为解决上述问题，总体思路如下：
实施例1
如图1所示，本实施例提供一种带屏蔽区的非对称碳化硅UMOSFET器件，所述器件包括：自下而上的第二金属29，N+衬底11和N-外延层12。
N-外延层12具有第一P+注入区23、第二P+注入区20和第一P-阱区21。第一P-阱区21中具有第一N+注入区22(第一P-阱区21深度大于第一N+注入区22深度)。
所述器件还包括：栅介质层26，覆盖第一沟槽24的底部和侧壁；栅极27，位于栅介质层26上并填充第一沟槽24；第一金属28，第一金属28在部分第一N+注入区22上表面、第一P-阱区21侧表面和第二P+注入区20上表面形成第一欧姆接触；N+衬底11的背面还具有第二金属29。
其中，第一金属28形成了MOS器件的源电极，第二金属29形成了MOS器件的漏电极。
本实施例中，N+衬底11可以是由掺杂浓度为5×1018cm-3的碳化硅材料构成，其厚度可以为350μm。
本实施例中，N-外延层12的掺杂浓度可以为6×1015cm-3，厚度可以为10μm。
本实施例中，第一P-阱区21的掺杂浓度为6×1016cm-3，宽度为0.7μm，深度为1μm。
本实施例中，第一N+注入区22掺杂浓度为9×1018cm-3，宽度为0.7μm，深度为0.5μm。
本实施例中，第一沟槽24宽度为1.2μm，深度为1.5μm。
本实施例中，第二沟槽25宽度为0.7μm，深度为1.8μm。
本实施例中，第一P+注入区23和第二P+注入区20掺杂浓度为1×1019cm-3。第一P+注入区23的宽度为1.3μm，深度为2μm；第二P+注入区20宽度为1.2μm，深度为2.3μm。
本实施例中，第一P+注入区左侧和第一沟槽右侧的间距为0.6μm，第二P+注入区右侧和第一沟槽左侧的间距为0.2μm
本实施例还提供了上述碳化硅UMOSFET器件的制备方法，请结合参考图2至图7，并且最终形成的结构请返回参考图1。制作方法包括以下步骤：
请参考图2，在N+衬底11上，采用外延生长的方式形成N-外延层12，生长了N-外延层12的N+衬底11和N-外延层12一起，称为外延片。
请参考图3，在N-外延层12上，沉积形成第一掩模层(未示出)，第一掩模的厚度为2μm。通过光刻刻蚀工艺形成第一掩模图形。对部分N-外延层12表面进行阱注入，注入离子为Al离子，形成P+注入区13和14。
请参考图4，去除第一掩模层，并在重新暴露的N-外延层表面上形成第二掩模层(未示出)，通过光刻刻蚀工艺形成第二掩模图形；再通过N离子注入手段，对部分N-外延层12表面进行阱注入，形成过渡N+注入区16。
请参考图5，通过Al离子注入手段，对部分N-外延层12表面进行阱注入，形成P-阱区17。
请参考图6，通过N离子注入手段，对部分N-外延层12表面进行阱注入，形成N+注入区19。
请参考图7，去除第二掩模层，并在重新暴露的N-外延层表面上形成第三掩模层(未示出)，通过光刻刻蚀工艺形成第三掩模图形。再通过ICP刻蚀方法，刻蚀图6所示的部分P-阱区18、N+注入区19、P+注入区13和部分高度的N-外延层12以形成第一沟槽24，刻蚀图6所示的部分P-阱区18、N+注入区19和部分高度的P+注入区15以形成第二沟槽25。第一沟槽24左侧壁以左形成第一P-阱区21和第一N+注入区22，第一沟槽21右侧壁以右形成第一P+注入区23；第二沟槽25右侧壁以右形成第一P-阱区21和第一N+注入区22，第二沟槽25以下为部分包围的第二P+注入区20。
请返回参考图1，在第一沟槽24的侧壁与底部表面形成栅介质层26。形成多晶硅填充第一沟槽24并在栅介质层26上表面形成栅极27。
请返回参考图1，形成所述第一金属28作为器件的源极，所述第一金属28覆盖部分第一N+注入区22上表面、第一P-阱区21侧表面和第二P+注入区20上表面，以形成第一欧姆接触。形成第一金属28之时或者之后，还在N+衬底11的背面形成第二金属29，作为漏电极。
本实施例中，在N-外延层12表面形成碳膜(未示出)以进行保护，包括利用碳膜溅射机在N-外延层12表面进行碳膜。然后，通过高温退火对注入的离子(注入各离子)进行激活，退火温度为1650℃，退火时间为45min，之后，通过氧化方法去除碳膜。之后，通过氧化方法去除碳膜。
本实施例中，形成栅介质层26的过程包括在第一沟槽24表面进行牺牲氧化，氧化层去除后，淀积二氧化硅。然后，采用光刻和刻蚀，刻开介质窗口后，形成源区。再采用热氧化方法，生长一层二氧化硅，作为栅介质层26，并在一氧化氮的氛围内退火，退火温度1200℃，退火时间1h。
本实施例中，形成栅极27的过程包括，采用化学气相沉积方法，沉积高掺多晶硅层，再通过光刻和刻蚀，形成多晶硅的栅极27。
本实施例中，沉积第一金属28，并形成第一欧姆接触的过程还包括：在氩气氛围下实施快速热退火工艺，退火温度1000℃，退火时间3min。第一金属28为铝，形成电极图形。
图中未显示，在形成第一金属28之后，还可以对外延片的背面，并且是在第二金属29上，沉积另一层厚金属，厚金属可以为钛、镍或银等，厚金属作为背电极(背电极作为漏电极的一部分)。
请参阅图1所示，本发明的一种带屏蔽区的非对称碳化硅UMOSFET器件，包括：
一第二金属29，所述第二金属29作为漏电极；
一N+衬底11，所述N+衬底11一面连接至所述第二金属29；
一N-外延层12，所述N+衬底11另一面连接至所述N-外延层12；
一第一P+注入区23，所述第一P+注入区23形状为L形，所述第一P+注入区23连接所述N-外延层12；
一第二P+注入区20，所述第二P+注入区20形状为L形，所述第二P+注入区20连接所述N-外延层12；
一第一P-阱区21，所述第一P-阱区21连接至所述第二P+注入区20以及N-外延层12；
一第一N+注入区22，所述第一N+注入区22连接至所述第一P-阱区21；
一第一沟槽24，所述第一沟槽24分别连接所述N-外延层12、第一P+注入区23、第一P-阱区21以及第一N+注入区22；
一第二沟槽25，所述第二沟槽25分别连接所述第二P+注入区20、第一P-阱区21以及第一N+注入区22；
一栅介质层26，覆盖所述第一沟槽24侧面和槽底上表面；
一栅极27，覆盖所述栅介质层26上表面且填充所述第一沟槽24；
一第一金属28，所述第一金属28覆盖第一N+注入区22上表面设定位置、第一N+注入区22侧表面、第一P-阱区21侧表面和第二P+注入区20上表面以形成欧姆接触。
所述第一P+注入区23左侧和第一沟槽24右侧的间距在0.5μm～0.7μm。如果间距太小，第一P+注入区23屏蔽栅氧化层尖峰电场的能力将减弱；如果间距太大，整个器件的导通电阻会增大，使器件具有较大的静态损耗。
所述第二P+注入区20右侧和第一沟槽24左侧的间距在0.1μm～0.3μm。如果间距太小，会减小器件的电流通路，增大器件的导通电阻，使器件具有较大的静态损耗；如果间距太大，P+屏蔽层缓解栅氧化层尖峰电场的能力将减弱。
虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。