具体实施方式

现有超结器件：

为了和本发明第一实施例超结器件进行比较，先介绍一下现有超结器件，如图1所示，是现有超结器件的结构示意图；现有超结器件包括由P型柱103和N型柱101交替排列形成的超结结构；超结器件为N型器件并形成在所述超结结构上；一个所述P型柱103和相邻的一个所述N型柱101组成一个超结单元。

现有技术中，所述P型柱103由填充于沟槽102中的P型外延层组成。N型柱101则由沟槽102之间的N型外延层101组成。沟槽102位于N型外延层101中，位于沟槽102底部的N型外延层101作为缓冲层。

所述N型外延层101形成于N型高浓度掺杂的半导体衬底10上。

所述超结单元的顶部位置上的所述P型柱103的宽度小于所述N型柱101的宽度且所述P型柱103和所述N型柱101的宽度和不变，以增加所述N型柱101的体积从而降低所述超结器件的比导通电阻。

所述超结器件包括多个超结器件单元，各所述超结器件单元形成在对应的所述超结单元上。

所述超结器件单元包括P型体区1，所述P型体区1形成于所述P型柱103的顶部并延伸到所述N型柱101中。

还包括：栅极结构、源区4、层间膜7、接触孔8和正面金属层9，对所述正面金属层9进行图形化形成栅极和源极。

图1中，所述栅极结构为平面栅，由栅介质层如栅氧化层2和多晶硅栅3叠加而成。也能为：所述栅极结构为沟槽栅。

漏区由背面减薄后的所述半导体衬底10组成。也能为：漏区由形成于背面减薄后的所述半导体衬底10中的N+离子注入区组成。

在所述漏区背面形成背面金属层11。由背面金属层11组成漏极。

通常，在所述源区4顶部的接触孔8的顶部形成有由P+区组成的接触区5。

被所述多晶硅栅3所覆盖的所述体区1的表面用于形成沟道。为了降低相邻两个所述体区1之间的所述N型柱101的顶部区域的导通电阻，通常还形成有JFET注入区6。

本发明第一实施例超结器件：

如图2所示，是本发明第一实施例超结器件的结构示意图；本发明第一实施例超结器件包括由P型柱202和N型柱204交替排列形成的超结结构；超结器件为N型器件并形成在所述超结结构上；一个所述P型柱202和相邻的一个所述N型柱204组成一个超结单元。

所述超结结构形成于第一N型外延层201表面上方，所述第一N型外延层201形成于N型高浓度掺杂的半导体衬底10上，所述第一N型外延层201作为所述超结结构底部的缓冲层。所述半导体衬底10包括硅衬底。

所述超结单元的顶部位置上的所述P型柱202的宽度小于所述N型柱204的宽度且所述P型柱202和所述N型柱204的宽度和不变，以增加所述N型柱204的体积从而降低所述超结器件的比导通电阻。

所述超结单元的顶部宽度较大的所述N型柱204由填充于沟槽203中的第二N型外延层组成，所述超结单元的顶部宽度较小的所述P型柱202由所述沟槽203之间的第一P型外延层组成，所述第一P型外延层形成于所述第一N型外延层201上；所述沟槽203穿过所述第一P型外延层且底部和所述第一N型外延层201接触。

所述超结单元中所述P型柱202的P型杂质总量和所述N型柱204的N型杂质总量相匹配，所述P型柱202的掺杂浓度高于所述N型柱204的掺杂浓度。

所述沟槽203的顶部开口按所述超结单元的顶部宽度较大的所述N型柱204的顶部宽度设置且通过光刻定义，以降低所述沟槽203的高宽比；填充所述沟槽203的第二N型外延层的掺杂浓度按所述超结单元的掺杂浓度较小的所述N型柱204的掺杂浓度设置以降低所述沟槽203的外延填充工艺的杂质量的变化。

所述超结器件包括多个超结器件单元，各所述超结器件单元形成在对应的所述超结单元上。

所述超结器件单元包括P型体区1，所述P型体区1形成于所述P型柱202的顶部并延伸到所述N型柱204中。

还包括：栅极结构、源区4、层间膜7、接触孔8和正面金属层9，对所述正面金属层9进行图形化形成栅极和源极。

图2中，所述栅极结构为平面栅，由栅介质层如栅氧化层2和多晶硅栅3叠加而成。在其他实施例中也能为：所述栅极结构为沟槽栅。

漏区由背面减薄后的所述半导体衬底10组成。在其他实施例中，也能为：漏区由形成于背面减薄后的所述半导体衬底10中的N+离子注入区组成。

在所述漏区背面形成背面金属层11。由背面金属层11组成漏极。

通常，在所述源区4顶部的接触孔8的顶部形成有由P+区组成的接触区5。

被所述多晶硅栅3所覆盖的所述体区1的表面用于形成沟道。为了降低相邻两个所述体区1之间的所述N型柱204的顶部区域的导通电阻，通常还形成有JFET注入区6。

本发明第一实施例中，所述第一N型外延层201的厚度为5微米～20微米，通过所述第一N型外延层201的厚度调节器件的体二极管特性，所述第一N型外延层201的厚度越厚器件的体二极管特性越佳。所述体二极管为所述体区1和漂移区之间组成的寄生二极管，所述漂移区由所述N型柱204以及所述第一N型外延层201一起组成。

所述沟槽203的侧面呈倾斜结构，所述N型柱204的顶部宽度大于底部宽度，所述P型柱202的顶部宽度小于底部宽度。

所述N型柱204的宽度从顶部到底部逐渐减少的结构使在所述超结单元的步进不变以及N型掺杂总量不变的条件下减少所述N型柱204的体积并提高所述N型柱204的掺杂浓度，以降低所述超结器件的高温导通电阻。

所述第一P型外延层均匀掺杂，所述第二N型外延层均匀掺杂。

所述第一P型外延层和所述第二N型外延层的掺杂浓度使位于所述P型阱底部的所述超结单元在深度上的中间位置处的所述P型柱202的P型杂质量和所述N型柱204的N型杂质量形成最佳匹配。

所述超结单元在深度上的中间位置之上各位置处的所述P型柱202的P型杂质量小于所述N型柱204的N型杂质量。

所述超结单元在深度上的中间位置之上各位置处的所述P型柱202的P型杂质量大于所述N型柱204的N型杂质量。

所述第一N型外延层201同时形成从底部对所述P型柱202的P型杂质进行耗尽的补偿结构，以补偿所述超结单元底部的所述P型柱202的P型杂质量大于所述N型柱204的N型杂质量对击穿电压降低的影响。

所述P型体区1同时形成从顶部对所述N型柱204的N型杂质进行耗尽的补偿结构，以补偿所述超结单元顶部的所述P型柱202的P型杂质量小于所述N型柱204的N型杂质量对击穿电压降低的影响。

本发明实施例从超结器件的整体结构出发对超结结构进行了特别设置，本发明实施例根据N型器件的需要在超结单元的步进即P型柱202和N型柱204的宽度和保持不变的条件下增加N型柱204的体积从而降低超结器件的比导通电阻；在此基础上，本发明实施例选定宽度较大的N型柱204的顶部宽度作为沟槽203的顶部开口宽度，并将N型柱204设置为由填充于沟槽203中的N型外延层即第二N型外延层组成，而沟槽203所形成的外延层为P型外延层即第一P型外延层，由于沟槽203的顶部开口宽度增加，这使得沟槽203的高宽比得到降低，从能降低工艺控制难度，包括降低沟槽203的刻蚀、清洗和填充工艺的控制难度。

由于本发明实施例中，超结单元的顶部位置上的P型柱202的宽度小于N型柱204的宽度即N型柱204的体积大于P型柱202的体积，本发明实施例还同时利用了当超结单元电荷匹配以及N型柱204的体积大于P型柱202的体积时N型柱204的掺杂浓度低于P型柱202的掺杂浓度的特点，采用第二N型外延层填充沟槽203的工艺来实现N型柱204，相对于现有技术中采用P型外延层填充沟槽203来形成P型柱202的技术方案，本发明实施例能降低填充沟槽203的外延层的掺杂浓度，由于填充沟槽203过程中外延层的掺杂浓度的偏移是按百分比的偏移来变化的，故本发明实施例能降低沟槽203填充外延层的掺杂浓度并从而能降低沟槽203填充外延层所造成的外延层的掺杂浓度的漂移大小，从而能降低超结单元的电荷失衡，降低器件的性能如击穿电压的偏离，最后能提高器件的一致性。

另外，沟槽203通常带有一定的倾斜角度即沟槽203的侧面呈倾斜结构，这样更加有利于沟槽203的刻蚀、清洗和填充；同时，本发明实施例将具有侧面倾斜结构的沟槽203应用到N型柱204时，由于N型柱204的顶部宽度即沟槽203的顶部开口宽度直接由光刻定义，且由顶部往下N型柱204的宽度会逐渐变小，使得本发明实施例的N型柱204和现有技术中通过沟槽203之间的N型外延层组成的N型柱204相比，二者在顶部宽度相同的条件下本发明实施例的N型柱204的体积变小，同时在二者的掺杂总量一致的条件下本发明实施例N型柱204的掺杂浓度更高，所以和现有技术的N型柱204相比，本发明实施例较高掺杂浓度的N型柱204能降低超结器件的高温导通电阻；而通常在实际使用中由于开关损耗和导通损耗的存在，器件的实际工作温度不是室温，而是一般会达到50℃～120℃，本发明实施例降低器件在高温时的导通电阻后，能减少器件损耗，降低器件的结温，延长器件的寿命。

另外，本发明实施例在沟槽203倾斜时，由于在N型柱204和P型柱202的顶部宽度保持不变的条件下，相对于现有通过沟槽203填充形成P型柱202的超结结构，本发明实施例的N型柱204的体积会变小且宽度从顶部到底部会逐渐变小、而P型柱202的体积则会增加且宽度从顶部到底部会逐渐增加，在超结单元的N型柱204的总掺杂量也即P型柱202的总掺杂量保持不变的条件下，相对于现有结构本发明能增加N型柱204的掺杂浓度并同时减少P型柱202的掺杂浓度，结合N型柱204和P型柱202的宽度变化，相对于现有结构本发明实施例能同时减少超结单元顶部和底部位置处的P型柱202和N型柱204之间的杂质量的差值，所以本发明实施例能提高超结单元在顶部和底部位置处的P型柱202和N型柱204之间的电荷匹配。

同时，本发明实施例能实现超结单元的底部位置处的P型柱202的P型杂质量大于N型柱204的N型杂质量，由于第一N型外延层201设置在超结结构的底部，故能通过第一N型外延层201从底部对P型柱202的多于P型杂质进行耗尽，从而能补偿超结单元底部的P型柱202的P型杂质量大于N型柱204的N型杂质量对击穿电压降低的影响，并最后提高器件的击穿电压；而相反，现有结构中，由于超结单元的底部位置处P型柱202的P型杂质量小于N型柱204的N型杂质量，故无法通过底部设置的N型外延层进行本发明实施例类似补偿，当然也无法提高器件的击穿电压。

同时，本发明实施例能实现超结单元的底部位置处的P型柱202的P型杂质量小于N型柱204的N型杂质量，由于在超结结构的顶部通常形成有P型体区1，故能通过P型体区1从N型柱204的顶部的多于N型杂质进行耗尽，从而能补偿超结单元顶部的P型柱202的P型杂质量小于N型柱204的N型杂质量对击穿电压降低的影响，并最后提高器件的击穿电压；而相反，现有结构中，由于超结单元的顶部位置处P型柱202的P型杂质量大于N型柱204的N型杂质量，故无法通过P型体区1进行本发明实施例类似补偿，当然也无法提高器件的击穿电压。

下面以一个具体参数来说明具体说明本发明第一实施例超结器件和现有超结器件之间的区别：

图1所示的现有超结器件和图2所示的本发明第一实施例超结器件之间仅是超结结构部分不同，其他结构相同，其他结构都采用相同的标记表示。

本发明第一实施例超结器件中以一个600V高压NMOSFET为例，具有如下参数：

所述半导体衬底10的掺杂浓度高于1E19cm^-3，对应的电阻率例如为0.001欧姆·厘米～0.003欧姆·厘米，厚度约为725微米。

所述第一N型外延层201的厚度约5微米～20微米，厚度大的缓冲层可以改善器件的体二极管性能，提高器件的抗电流冲击能力(EAS)能力，厚度薄的缓冲层可以降低器件的比导通电阻(Rsp)。

在器件设计中，所述P型体区1通常采用P型阱组成，所述P型体区1的深度2微米，所述第一P型外延层即P型柱202厚度为40微米，沟槽203深度等于40微米，或者比40微米深，设计中保持N型区域即所述N型柱204的杂质总量保持一致，以保持同样的Rsp。所述沟槽203的侧面倾角为88.6度～89度，这里假设所述沟槽203的倾斜角为88.6度，所述沟槽203的顶部宽度设置5微米，所述P型柱202的顶部宽度为4微米，所述超结单元的步进为9微米。

图2中线A1A2到线C1C2的厚度为40微米；所述P型体区1深度对应于线B1B2到线C1C2之间的距离，为2微米；所述P型柱202承受电压的厚度为线A1A2到线B1B2之间的厚度，大小为38微米。

所述N型柱204和所述P型柱202的浓度都是单一的，保持线A1A2到线B1B2的中心线处的由所述P型柱202的浓度乘以宽度得到的P型杂质和由所述N型柱204的浓度乘以宽度得到的N型杂质相等，因为沟槽203的上宽下窄的特征，不能保证所有的平行线上的P-N平衡，保持了中心线上的电荷平衡，也就保持了总量上P型杂质和N型杂质平衡。P-N平衡表示P型柱和N型柱的掺杂量相等。

上面的设置也适用于现有超结器件。

本发明第一实施例器件中：所述N型柱204对应的沟槽203为倾斜沟槽，沟槽203的顶部宽度设置5微米，线A1A2到，线B1B2的中位线上，N型柱204的宽度为3.97微米,底部沟槽的宽度为3.05微米。

P型柱202的顶部宽度为4微米，线A1A2到线B1B2的中位线上的P型柱202的宽度5.03微米，P型柱202的底宽度为5.95微米。

设定N型柱204为均匀掺杂且掺杂浓度为4E15cm^-3，那么线A1A2到线B1B2的N型柱204的N型杂质总量为6.04E9cm^-1。

最佳平衡时P型柱202的P型杂质总量也是6.04E9cm^-1。P型柱202的P型杂质也是均匀的，那么P型柱202的P型杂质的最佳浓度是3.16E15cm^-3。也就是在线A1A2到线B1B2的中位线的水平线上，P-N电荷达到平衡。

在该中位线向上的部分，同一水平线上P型杂质少于N型杂质，在中位线以下的部分，P型杂质多于N型杂质，在沟槽203的底部即线A1A2的水平线上，P型杂质即浓度*沟槽底部宽度之积比N型杂质多6.62E11cm^-2；在沟槽203的顶部与P型体区1相接的区域即线B1B2的水平线上，这里不考虑P型体区1的例离子注入和JFET注入区6的离子注入的影响，P型杂质少于N型杂质，且在B1B2线上，P型杂质比N型杂质少6.65E11cm^-2。

图1所示的现有超结器件中：所述P型柱103的顶部宽度为4微米，对应的沟槽102设定为倾斜沟槽，沟槽102的顶部宽度设置4微米，线A1A2到线B1B2的中位线上，P型柱103的宽度为2.97微米,底部沟槽102的宽度为2.05微米。

N型柱101的顶部宽度为5微米，线A1A2到线B1B2的中位线上的N型柱101的宽度为6.03微米，N型柱101的底部宽度为6.95微米。

设定N型柱101的杂质浓度为2.64E15cm^-3，那么线A1A2到线B1B2的N型柱101的N型杂质总量为6.04E9cm^-1，最佳平衡时所述P型柱103的P型杂质总量也是6.04E9cm^-1。

所述P型柱103的P型杂质也是均匀的，那么所述P型柱103的P型杂质的最佳浓度是5.35E15cm^-3。也就是在线A1A2到线B1B2的中位线的水平线上，P-N电荷达到平衡，在该中位线向上的部分，同一水平线上P型杂质多于N型杂质，在中位线以下的部分，P型杂质少于N型杂质，在沟槽102的底部即线A1A2对应的水平线上，P型杂质即浓度*沟槽底部宽度之积比N型杂质少7.37E11cm^-2；在沟槽102的顶部与P型体区1相接的区域即线B1B2的水平线上，这里不考虑P型体区1的例离子注入和JFET注入区6的离子注入的影响，P型杂质多于N型杂质，在B1B2线上，P型杂质比N型杂质多7.43E11/cm2。总结上面的数据，得到如下表一。

表一

可以看出，由于本发明第一实施例超结器件和现有超结器件保持了同样的步进(pitch)即9微米的步进和一个步进中同样的N型杂质总量为6.04E9cm^-1，保持了他们的Rsp在常温下可以一致。

由于本发明第一实施例超结器件的N型杂质浓度4E15cm^-3明显高于现有技术的2.64E15cm^-3，因此本发明第一实施例超结器件的Rsp随温度升高时增加的幅度低于现有超结器件，使得本发明第一实施例超结器件的高温导通电阻低于现有超结器件，改善了器件的高温适用特性。如图4所示，是本发明第一实施例超结器件和现有超结器件的导通电阻随温度变化的曲线，曲线301是现有超结器件的导通电阻随温度变化的曲线，曲线302是本发明第一实施例超结器件的导通电阻随温度变化的曲线，可以看出，本发明第一实施例超结器件在高温时的导通电阻更低。

只考虑外延淀积和沟槽的外延填充的情况下，外延淀积和沟槽的外延填充的情况即N型柱和P型柱中的一个为淀积的外延层组成，另一个为由在淀积的外延层中形成的沟槽中填充的外延层组成，在设定的P，N杂质在PN柱即超结单元的中位线保持完全平衡的条件下，本发明第一实施例超结器件的底部P型杂质多于N型杂质的量小于现有超结器件的底部P型杂质少于N型杂质的量，特别是本发明第一实施例超结器件的条件下，底部P型杂质多的部分，可以被所述P型柱202之下的N型缓冲层即第一N型外延201的杂质所平衡，这样提高了器件的击穿电压。

而在顶部即线B1B2的水平线上，只考虑外延淀积和沟槽的外延填充的情况下，本发明第一实施例超结器件的顶部P型杂质少于N型杂质的量小于现有超结器件的P型杂质多于N型杂质的量，特别是本发明第一实施例超结器件的条件下，顶部P型杂质少的部分，可以被P型阱即P型体区1的杂质补充，这样提高了器件的击穿电压。这一关系在图5中所示，图5是本发明第一实施例超结器件和现有超结器件的超结单元中纵向上的电场强度分布曲线，曲线303对应于现有超结器件的超结单元中纵向上的电场强度分布曲线，曲线304对应于本发明第一实施例超结器件的超结单元中纵向上的电场强度分布曲线，可以看出，在线A1A2和线B1B2处，曲线304的电场强度都得到提升，故能提高击穿电压。

本发明第一实施例超结器件获得同样的Rsp，更高的BVds，并且填充的N型杂质浓度4E15cm^-3明显低于现有超结器件的P型杂质填充的浓度5.35E15cm^-3，这样，在填充杂质的浓度变化同样的百分比的情况下，本发明第一实施例超结器件的杂质量变化小，有利于器件的一致性，这是因为在沟槽中填充掺杂外延的工艺中，其浓度的控制比平面上外延淀积工艺更加困难，沟槽填充工艺的工艺余量就更加重要。

本发明第二实施例超结器件：

和本发明第一实施例超结器件的区别之处为，本发明第二实施例超结器件中的所述沟槽203的侧面呈垂直结构；所述第一P型外延层均匀掺杂，所述第二N型外延层均匀掺杂。

下面以一个具体参数来说明具体说明本发明第二实施例超结器件和沟槽侧面垂直的现有超结器件之间的区别：

现有超结器件，P型柱的顶部宽度为4微米，N型柱的顶部宽度为5微米，超结单元的步进为9微米，平面淀积的N外延层即N型柱对应的外延层的浓度为3.18e15cm^-3，沟槽填充的P型杂质即P型柱的浓度3.97E15 cm^-3。

本发明第二实施例超结器件，P型柱的顶部宽度为4微米，N型柱的顶部宽度为5微米，超结单元的步进为9微米，平面淀积的P外延层即P型柱的浓度3.97e15 cm^-3，沟槽填充的P型杂质即P型柱的浓度3.18E15 cm^-3。

可以看到本发明第二实施例超结器件的沟槽填充的杂质的浓度低于现有超结器件，因为沟槽填充中杂质浓度的控制明显高于在平面上淀积的杂质的浓度控制，因此现有超结器件使得制作技术的难度降低，或者改善了器件的一致性。

本发明第一实施例超结器件的制造方法：

如图3A至图3B所示，是本发明第一实施例超结器件的制造方法的形成超结结构的各步骤中的器件结构示意图；本发明第一实施例超结器件的制造方法中超结器件为N型器件并形成在超结结构上；超结结构由P型柱202和N型柱204交替排列形成，一个所述P型柱202和相邻的一个所述N型柱204组成一个超结单元；所述超结单元的顶部位置上的所述P型柱202的宽度小于所述N型柱204的宽度且所述P型柱202和所述N型柱204的宽度和不变，以增加所述N型柱204的体积从而降低所述超结器件的比导通电阻；采用如下步骤制造所述超结结构：

步骤一、如图3A所示，提供N型高浓度掺杂的半导体衬底10，在所述半导体衬底10上形成第一N型外延层201；所述第一N型外延层201作为所述超结结构底部的缓冲层。

步骤二、如图3A所示，在所述第一N型外延层201的表面形成第一P型外延层。

步骤三、如图3A所示，采用光刻定义加刻蚀工艺在所述第一P型外延层中形成沟槽203，所述沟槽203穿过所述第一P型外延层且底部和所述第一N型外延层201接触。

按所述超结单元的顶部宽度较大的所述N型柱204的顶部宽度设置所述沟槽203的顶部开口，能降低所述沟槽203的高宽比。

步骤三中，在进行光刻定义之前还包括在所述第一P型外延层表面形成硬质掩模层205的步骤，在刻蚀工艺中先刻蚀所述硬质掩模层205，之后再刻蚀所述第一P型外延层，步骤三刻蚀完成后去除部分厚度的所述硬质掩模层205。

较佳选择为，所述硬质掩模层205由第一氧化膜、第二氮化膜和第三氧化膜叠加而成。

在所述沟槽203刻蚀工艺完成之后，采用干法或湿法刻蚀工艺去除所述第三氧化膜和所述第二氮化膜。

步骤四、如图3B所示，在所述沟槽203中填充第二N型外延层，所述N型柱204由填充于沟槽203中的第二N型外延层组成，所述P型柱202由所述沟槽203之间的第一P型外延层组成。

步骤四中，先进行所述第二N型外延层的外延生长工艺，生长完成后的所述第二N型外延层还延伸到所述沟槽203的外部表面上；之后采用化学机械研磨工艺将所述沟槽203的外部表面上的所述第二N型外延层都去除，之后在去除剩余的所述硬质掩模层205即所述第一氧化膜。

所述超结单元中所述P型柱202的P型杂质总量和所述N型柱204的N型杂质总量相匹配，所述P型柱202的掺杂浓度低于所述N型柱204的掺杂浓度；填充所述沟槽203的第二N型外延层的掺杂浓度按所述超结单元的掺杂浓度较小的所述N型柱204的掺杂浓度设置以降低所述沟槽203的外延填充工艺的杂质量的变化。

如图2所示，所述超结器件包括多个超结器件单元，各所述超结器件单元形成在对应的所述超结单元上；所述超结结构形成之后，还包括如下步骤：

形成P型体区1，所述P型体区1形成于所述P型柱202的顶部并延伸到所述N型柱204中；

形成栅极结构、源区4、层间膜7、接触孔8和正面金属层9，对所述正面金属层9进行图形化形成栅极和源极。

对所述半导体衬底10进行背面减薄，在所述半导体衬底10背面形成漏区，在所述漏区背面形成背面金属层11。

所述栅极结构为平面栅，由栅介质层如栅氧化层2和多晶硅栅3叠加而成。在其他实施例方法中也能为：所述栅极结构为沟槽栅。

漏区由背面减薄后的所述半导体衬底10组成。在其他实施例中，也能为：漏区由形成于背面减薄后的所述半导体衬底10中的N+离子注入区组成。

通常，在所述源区4顶部的接触孔8的顶部形成有由P+区组成的接触区5，所述接触区5通过在所述接触孔8的开口打开之后以及金属填充之前通过离子注入形成。

被所述多晶硅栅3所覆盖的所述体区1的表面用于形成沟道。为了降低相邻两个所述体区1之间的所述N型柱204的顶部区域的导通电阻，通常还形成有JFET注入区6。

所述第一N型外延层201的厚度为5微米～20微米，通过所述第一N型外延层201的厚度调节器件的体二极管特性，所述第一N型外延层201的厚度越厚器件的体二极管特性越佳。

本发明实施例方法中，所述沟槽203的侧面呈倾斜结构，所述N型柱204的顶部宽度大于底部宽度，所述P型柱202的顶部宽度小于底部宽度。

所述N型柱204的宽度从顶部到底部逐渐减少的结构使在所述超结单元步进不变以及N型掺杂总量不变的条件下减少所述N型柱204的体积并提高所述N型柱204的掺杂浓度，以降低所述超结器件的高温导通电阻。

所述第一P型外延层均匀掺杂，所述第二N型外延层均匀掺杂。

所述第一P型外延层和所述第二N型外延层的掺杂浓度使位于所述P型阱底部的所述超结单元在深度上的中间位置处的所述P型柱202的P型杂质量和所述N型柱204的N型杂质量形成最佳匹配。

所述超结单元在深度上的中间位置之上各位置处的所述P型柱202的P型杂质量小于所述N型柱204的N型杂质量。

所述超结单元在深度上的中间位置之上各位置处的所述P型柱202的P型杂质量大于所述N型柱204的N型杂质量。

所述第一N型外延层201同时形成从底部对所述P型柱202的P型杂质进行耗尽的补偿结构，以补偿所述超结单元底部的所述P型柱202的P型杂质量大于所述N型柱204的N型杂质量对击穿电压降低的影响。

所述P型体区1同时形成从顶部对所述N型柱204的N型杂质进行耗尽的补偿结构，以补偿所述超结单元顶部的所述P型柱202的P型杂质量小于所述N型柱204的N型杂质量对击穿电压降低的影响。

本发明第二实施例超结器件的制造方法：

和本发明第一实施例超结器件的制造方法的区别之处为，本发明第二实施例超结器件的制造方法中的所述沟槽203的侧面呈垂直结构；所述第一P型外延层均匀掺杂，所述第二N型外延层均匀掺杂。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。