一种数字逻辑电路及电子设备
阅读说明：本技术 一种数字逻辑电路及电子设备 (Digital logic circuit and electronic equipment ) 是由 文湘鄂 徐辉 东健慧 王世超 张磊 刘洋 束文韬 宋磊 贾惠柱 于 2020-12-03 设计创作，主要内容包括：本申请公开了一种数字逻辑电路及电子设备,其中数字逻辑电路包括：多个电路模块、选通模块、以及多个电路模块分时使用的共享单元；所述共享单元分别与所述选通模块和多个所述电路模块连接。选通模块根据每个电路模块的多种功能信号,选通相应的电路模块使用共享单元。相较于现有技术,本申请中无需使用多路选通器的方式来分时复用共享单元,可以去除多路选通器对应的选通逻辑电路,从而简化了电路设计,同时,如果有时钟信号,还可以去除时钟线上的毛刺。(The application discloses digital logic circuit and electronic equipment, wherein digital logic circuit includes: the circuit comprises a plurality of circuit modules, a gating module and a sharing unit used by the circuit modules in a time sharing mode; the sharing unit is respectively connected with the gating module and the circuit modules. The gating module gates the corresponding circuit module to use the sharing unit according to the multiple functional signals of each circuit module. Compared with the prior art, the method and the device have the advantages that the shared unit is time-division multiplexed without using a multi-path gate, the gating logic circuit corresponding to the multi-path gate can be removed, accordingly, the circuit design is simplified, and meanwhile, if a clock signal exists, burrs on a clock line can be removed.)
技术领域
本申请属于电路设计技术领域，尤其涉及一种数字逻辑电路及电子设备。
背景技术
数字逻辑电路设计中为了节省资源，有时候会多个电路模块共享一块RAM(RandomAccess Memory，随机存取存储器)或功能单元。如图1所示，传统的共享方式是在共享单元100的输入信号(信号/时钟)上加MUX(multiplexer，多路选通器)20以保证任意时刻只有一个电路模块驱动着该共享单元10的输入，同时该共享单元100的输出信号驱动所有电路模块的相关输入，因为每个电路模块都可以选择在自己不工作的时候忽略掉某些输入信号，这种驱动的方式一般不存在问题。
图1中的SEL就是传统设计中的多路选通线，图中，后缀_a代表a电路模块的信号，_b代表b电路模块的信号，比如A_a：a模块的地址总线；D_a：a模块的数据总线；CE_a：a模块的使能(高有效)；WE_a：a模块的写使能(高有效)；CLK_a:a模块的时钟；Q_a/Q_b:这组信号是共享单元10的输出，它同时接到a电路模块和b电路模块。
如果a模块在使用这块共享单元10，那么必须有一个逻辑设计驱动SEL选通A_a/D_a/CE_a/WE_a/CLK_a，如果b模块想要用这块共享单元10，那么这个逻辑设计必须驱动SEL选通A_b/D_b/CE_b/WE_b/CLK_b。因而这个逻辑设计必须随时了解当前a模块的状态和b模块的状态。
然而这种共享方式带来的挑战有两种，第一是必须存在一个显示的选通控制线及其伴随的逻辑控制电路，第二是时钟线上使用MUX往往会带来时钟毛刺，此时需要额外的方法(比如门控时钟)来去除时钟毛刺。
发明内容
有鉴于此，本申请实施例提供了一种数字逻辑电路及电子设备，以克服现有技术中存在的问题。
本申请第一方面实施例提供一种数字逻辑电路，包括：
多个电路模块、选通模块、以及多个所述电路模块分时使用的共享单元；所述共享单元分别与所述选通模块和多个所述电路模块连接；
所述选通模块包括多个选通单元，每个选通单元包括多个输入端和一个输出端；所述共享单元包括多个输入端和一个输出端；多个选通单元的输出端与共享单元的多个输入端一一对应连接；
每个电路模块对应多种功能信号；选通单元的每个输入端对应接入各个电路模块的同一种功能信号；所述共享单元的输出端与各个所述电路模块的输入端连接；
所述选通模块根据每个电路模块的所述多种功能信号，选通相应的电路模块使用共享单元。
根据本申请的一些实施方式中，所述共享单元的多个输入端均为高有效，所述选通单元为或门逻辑单元。
根据本申请的一些实施方式中，所述共享单元的多个输入端均为低有效，所述选通单元为与门逻辑单元。
根据本申请的一些实施方式中，每个电路模块对应多种功能信号包括：地址总线信号、数据总线信号、控制使能信号、写使能信号和时钟信号。
根据本申请的一些实施方式中，所述共享单元为内存单元或者可分时复用的算术单元。
本申请第二方面实施例提供一种电子设备，包括如第一方面中所述的数字逻辑电路。
本申请提供的数字逻辑电路及电子设备，数字逻辑电路包括多个电路模块、选通模块、以及多个电路模块分时使用的共享单元；所述共享单元分别与所述选通模块和多个所述电路模块连接。选通模块根据每个电路模块的多种功能信号，选通相应的电路模块使用共享单元。相较于现有技术，本申请中无需使用多路选通器的方式来分时复用共享单元，可以去除多路选通器对应的选通逻辑电路，从而简化了电路设计，同时，如果有时钟信号，还可以去除时钟线上的毛刺。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
附图1示出了现有技术中的一种数字逻辑电路的示意图；
附图2示出了本申请实施例提供的一种数字逻辑电路的示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
参照下面的描述和附图，将清楚本申请的实施例的这些和其他方面。在这些描述和附图中，具体公开了本申请的实施例中的一些特定实施方式，来表示实施本申请的实施例的原理的一些方式，但是应当理解，本申请的实施例的范围不受此限制。相反，本申请的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。
在数字逻辑电路设计的部分场景下，可以从原理上就知道一些电路模块不会同时使用那个被共享的单元，比如(但不限于)这些电路模块在逻辑上是一个上下游的关系，它们永远不会同时被启动，那么在这些场景下，本申请对RAM或其它功能单元的共享提供了一种更简洁的方式。
本申请的核心是约定共享RAM或功能单元的多电路模块中的每个电路模块在不使用共享RAM或功能单元的时候将自己的输出信号/时钟置于非激活状态，这样可以使用与门逻辑单元或者或门逻辑单元的方式实现资源的分时共享，从而去除额外的选通线及伴随的选通逻辑电路。本申请的上述方式不仅设计上更简洁优雅，而且时钟线上也不会产生毛刺。
下面参照附图对本申请实施例提出的数字逻辑电路及电子设备进行描述。
首先对本申请实施例提出的数字逻辑电路进行描述。图2为根据本申请实施例提出的数字逻辑电路的示意图。
如图2所示，本申请实施例提出的数字逻辑电路包括：
多个电路模块(未示出)、选通模块200、以及多个所述电路模块分时使用的共享单元100；共享单元100分别与选通模块200和多个所述电路模块连接；
选通模块200包括多个选通单元210，每个选通单元210包括多个输入端和一个输出端；
共享单元100包括多个输入端和一个输出端；共享单元100的多个输入端如图2中所示的A端、D端、CE端、WE端、CLK端，输出端如图2中所示的Q端。共享单元100可以为内存单元(如RAM)或者可分时复用的算术单元(包括但不限于乘法器、除法器、其它特定功能单元)。
多个选通单元210的输出端与共享单元100的多个输入端一一对应连接，如图2所示，共享单元100的A端、D端、CE端、WE端、CLK端都对应一个选通单元210；
每个电路模块对应多种功能信号，多种功能信号可以包括：地址总线信号、数据总线信号、控制使能信号、写使能信号和时钟信号；如图2所示，后缀_a代表a电路模块的信号，_b代表b电路模块的信号。比如，A_a：a电路模块的地址总线信号；D_a：a电路模块的数据总线信号；CE_a：a电路模块的控制使能信号；WE_a：a电路模块的写使能信号；CLK_a:a电路模块的时钟信号。再比如，A_b：b电路模块的地址总线信号；D_b：b电路模块的数据总线信号；CE_b：b电路模块的控制使能信号；WE_b：b电路模块的写使能信号；CLK_b:b电路模块的时钟信号。
选通单元210的每个输入端对应接入各个电路模块的同一种功能信号；如图2所示，A_a和A_b输入同一个选通单元210，D_a和D_b输入同一个选通单元210，CE_a和CE_b输入同一个选通单元210，WE_a和WE_b输入同一个选通单元210，CLK_a和CLK_b输入同一个选通单元210。
共享单元100的输出端与各个电路模块的输入端连接，如图2所示的Q_a/Q_b，这组信号是共享单元100的输出，它同时接到a电路模块和b电路模块；
选通模块200根据每个电路模块的多种功能信号，选通相应的电路模块使用共享单元100。
根据本申请的一个实施方式，共享单元100的多个输入端均为高有效，每个选通单元210设置为或门逻辑单元。
根据本申请的一个实施方式，共享单元100的多个输入端均为低有效，每个选通单元210设置为与门逻辑单元。
以下举例进行详细介绍。
图1中的SEL就是传统设计中的多路选通线，图1中，后缀_a代表a电路模块的信号，_b代表b电路模块的信号，比如A_a：a模块的地址总线；D_a：a模块的数据总线；CE_a：a模块的使能(高有效)；WE_a：a模块的写使能(高有效)；CLK_a:a模块的时钟；Q_a/Q_b:这组信号是共享单元10的输出，它同时接到a电路模块和b电路模块。
图1中，如果a模块在使用共享单元10，那么必须有一个逻辑设计驱动SEL选通A_a/D_a/CE_a/WE_a/CLK_a，如果b模块想要用共享单元10，那么这个逻辑设计必须驱动SEL选通A_b/D_b/CE_b/WE_b/CLK_b。因而这个逻辑设计必须随时了解当前a模块的状态和b模块的状态。
而本申请中，只需要遵循一个简单的规则，那么电路设计中可以去除图1中的选通控制线及其伴随的逻辑控制电路，规则即是不工作的电路模块把自己的相关输出全设置在非激活状态。如果下游电路模块的逻辑是高有效，非激活即是置0，反之非激活则是置1。
以图2为例，因为共享单元100的端口都是高有效，采用了或门逻辑单元(即“或门”)来共享这个共享单元100，那么a电路模块不工作的时候把A_a/D_a/CE_a/WE_a/CLK_a全置0，这样b电路模块正常驱动的信号就不会受影响，而b电路模块不工作的时候把A_b/D_b/CE_b/WE_b/CLK_b也全置0，这样a电路模块正常驱动的信号也不会受影响，从而实现资源共享。
如果共享单元100的端口是低有效，那么可以采用与门逻辑单元(“与门”)来共享这个共享单元100，a电路模块不工作的时候把A_a/D_a/CE_a/WE_a/CLK_a全置1，同样的原则也适用于b电路模块。
值得一提的是，如果多个电路模块是在同一个时钟域，那么时钟管脚可以复用，上面没有必要放置“与门”或者“或门”。本申请适用于RAM，所有功能单元(完成某一种特定功能的模块)都可以用本申请进行电路设计。前提条件是多个电路模块从逻辑上看它们永远不会同时被启用。
本申请提供的数字逻辑电路，包括多个电路模块、选通模块、以及多个电路模块分时使用的共享单元；所述共享单元分别与所述选通模块和多个所述电路模块连接。选通模块根据每个电路模块的多种功能信号，选通相应的电路模块使用共享单元。相较于现有技术，本申请中无需使用多路选通器的方式来分时复用共享单元，可以去除多路选通器对应的选通逻辑电路，从而简化了电路设计，同时，如果有时钟信号，还可以去除时钟线上的毛刺。
本申请实施例还提供了一种电子设备，该电子设备包括上述实施例中的数字逻辑电路。
以上结合附图详细描述了本申请例的可选实施方式，但是，本申请实施例并不限于上述实施方式中的具体细节，在本申请实施例的技术构思范围内，可以对本申请实施例的技术方案进行多种简单变型，这些简单变型均属于本申请实施例的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本申请实施例对各种可能的组合方式不再另行说明。
此外，本申请实施例的各种不同的实施方式之间也可以进行任意组合，只要其不违背本申请实施例的思想，其同样应当视为本申请实施例所公开的内容。