具体实施方式

一些实施例包含具有折叠数字线配置的集成组合件。折叠数字线配置可提供于可减少或消除有问题的电容耦合的布置中。一些常规组合件可利用邻近数字线之间的屏蔽来减少有问题的电容耦合。本文中所描述的实施例可在不利用此屏蔽的情况下消除有问题的耦合。与包括屏蔽的常规架构相比，省略屏蔽可简化本文中所描述的架构的制造，且与具有邻近数字线之间的屏蔽的架构相比，可实现将本文中所描述的架构形成为邻近数字线的更紧密包装。参考图4到8描述实例实施例。

参考图4，集成组合件10包含基底12、在基底上方的第一层面14及在第一层面上方的第二层面16。结构12、14及16彼此上下地垂直堆叠。基底12、第一层面14及第二层面16可被视为彼此上下堆叠的层级(层(tier))的实例。所述层级可在不同半导体裸片内，或层级中的至少两个层级可在相同半导体裸片内。

第一层面14及第二层面16分别具有存储器区18及22。第一及第二存储器阵列(阵列-1及阵列-2)由第一层面14及第二层面16支撑，其中存储器阵列中的每一者具有沿着第一(下)层面14的第一部分及沿着第二(上)层面16的第二部分。第一存储器阵列包含第一存储器单元20a，且第二存储器阵列包含第二存储器单元20b。将存储器单元图解地说明为圆圈。第一及第二存储器阵列可包括任何合适数量的存储器单元，且在一些实施例中可包括数百个、数千个、数百万个等存储器单元。存储器单元可为DRAM单元，且在一些实施例中可配置成上文关于现有技术图1到3描述的类型的布置(即，阵列-1及阵列-2可为DRAM阵列)。阵列-1及阵列-2被展示为彼此分离以简化图4的说明。在一些实施例中，阵列-1的区可与阵列-2的区重叠，如在下文关于图5描述的实施例中所说明。

在一些实施例中，第一层面14及第二层面16可分别称为第一及第二存储器层面。

基底12可包括半导体材料；且可(例如)包括单晶硅，基本上由单晶硅组成，或由单晶硅组成。基底12可被称为半导体衬底。术语“半导体衬底”表示包括半导电材料的任何构造，包含(但不限于)块体半导电材料(例如半导电晶片(单独或在包括其它材料的组合件中))及半导电材料层(单独或在包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含(但不限于)上文所描述的半导体衬底。在一些应用中，基底12可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含(例如)耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多者。层面14及16中的每一者也可包括半导体材料。

在所展示的实施例中，基底12包括感测放大器电路(SA)及字线驱动器电路(WD)。

感测放大器电路包含标记为“SA-E”的区26以将其识别为与电路的“偶数”部分相关联，以及标记为“SA-O”的区28以将其识别为与电路的“奇数”部分相关联。术语“偶数”及“奇数”是任意的，且用于将不同的感测放大器电路彼此区分。所说明的配置具有彼此配对且分布为结构24的感测放大器电路SA-O及SA-E。感测放大器电路SA-O及SA-E可分别称为第一及第二感测放大器电路。在一些实施例中，感测放大器电路SA-O可被视为对应于第一组感测放大器电路，且感测放大器电路SA-E可被视为对应于第二组感测放大器电路。

字线驱动器电路(即，行驱动器电路)包含标记为SWD-L的区31及标记为SWD-U的区33。首字母缩略词SWD代表子字线驱动器，且用于强调组件SWD-L及SWD-U是一般字线驱动器电路的部分。在与下层面14相关联的存储器单元的操作期间利用字线驱动器电路SWD-L，且在与上层面16相关联的存储器单元的操作期间利用字线驱动器电路SWD-U。

在一些实施例中，字线驱动器电路SWD-L及SWD-U可被视为彼此配对且分布为结构30。

结构(块)24及30可被视为形成补丁(patch)区。补丁区可一起被视为形成沿着基底12的电路子部件(subunit)的夹层(quilted)布置。下文参考图7及8更详细地描述实例补丁区。

仍参考图4，第一数字线D0、D1及D2与第一存储器阵列(阵列-1)相关联。第一数字线D0、D1及D2沿着第一存储器阵列(阵列-1)延伸且与第一存储器阵列的第一存储器单元20a耦合。数字线D0、D1及D2彼此横向隔开，且可表示跨越第一存储器阵列延伸的大量实质上相同数字线；其中术语“实质上相同”表示在合理的制造及测量公差内相同。第一数字线在偶数第一数字线与奇数第一数字线之间交替，其中数字线D0及D2表示偶数第一数字线，且数字线D1表示奇数第一数字线。偶数第一数字线(例如，D0)与第一感测放大器电路26(即，SA-E)耦合，且奇数第一数字线(例如，D1)与第二感测放大器电路28(即，SA-O)耦合。第一数字线D0及D2具有沿着第一层面14的第一部分，且具有沿着第二层面16的第二部分。第一数字线D1具有沿着第一层面14的部分，但不具有沿着第二层面16的部分。

第二数字线D0*、D1*及D2*与第二存储器阵列(阵列-2)相关联。第二数字线D0*、D1*及D2*沿着第二存储器阵列延伸且与第二存储器阵列(阵列-2)的第二存储器单元20b耦合。数字线D0*、D1*及D2*彼此横向隔开，且可表示跨越第二存储器阵列延伸的大量实质上相同数字线。第二数字线在偶数第二数字线与奇数第二数字线之间交替，其中数字线D0*及D2*表示偶数第二数字线，且数字线D1*表示奇数第二数字线。偶数第二数字线(例如，D0*)与第一感测放大器电路26(SA-E)耦合，且奇数第二数字线(例如，D1*)与第二感测放大器电路28(SA-O)耦合。第二数字线D0*及D2*具有沿着第一层面14的第一部分，且具有沿着第二层面16的第二部分。第二数字线D2*具有沿着第二层面16的部分，但不具有沿着第一层面14的部分。

偶数第一数字线D0和D2通过第一感测放大器电路26(SA-E)与偶数第二数字线D0*及D2*相对地耦合；且奇数第一数字线D1通过第二感测放大器电路28(SA-O)与奇数第二数字线D1*相对地耦合。为了理解本发明及所附权利要求书，如果感测放大器电路经配置以将第一及第二数字线的电性质(例如，电压)彼此比较，那么第一数字线通过感测放大器电路与第二数字线“相对地耦合”。

通过感测放大器电路彼此相对地耦合的两条数字线可被视为包含真数字线及互补数字线。例如，数字线D0及D0*可分别被视为真数字线及互补数字线；且类似地，数字线D1及D1*可分别被视为真数字线及互补数字线。术语“真”及“互补”是任意的。在与所述组的真数字线及互补数字线相关联的存储器单元(例如，20a、20b)的读取/写入操作期间，在一起利用此组的电值。为了描述本文中的实施例，真数字线将为指示为在标签中没有星号的那些线(例如，D0、D1、D2等)，且互补数字线将为指示为在标签中具有星号的那些线(例如，D0*、D1*、D2*等)。

仍然参考图4，字线32沿着第一及第二存储器阵列(阵列-1及阵列-2)延伸。

第一存储器阵列(阵列-1)内的第一存储器单元20a中的每一者由沿着第一存储器阵列延伸的数字线中的一者(例如，数字线D0、D1及D2中的一者)及字线32中的一者唯一地寻址。类似地，第二存储器阵列(阵列-2)内的存储器单元20b中的每一者由沿着第二存储器阵列延伸的数字线中的一者(例如，数字线D0*、D1*及D2*中的一者)及字线32中的一者唯一地寻址。在一些实施例中，沿着第一存储器阵列(阵列-1)的数字线可被称为第一组数字线，而沿着第二存储器阵列(阵列-2)的数字线被称为第二组数字线。

图4的配置的优点是，所有感测放大器电路及所有字线驱动器电路可提供在存储器阵列(阵列-1及阵列-2)正下方，此可实现跨越半导体衬底的存储器阵列的紧密包装；或换句话说，与其中感测放大器电路中的至少一些及/或字线驱动器电路中的至少一些不在存储器阵列正下方的常规配置相比，此可节约贵重的半导体基板面(real estate)。存储器阵列(阵列-1及阵列-2)的区的垂直堆叠可进一步节约贵重的半导体基板面。在图4的所说明实施例中，数字线D0、D0*、D1、D1*、D2及D2*全部相对于第一感测放大器电路SA-E及第二感测放大器电路SA-O垂直位移，且相对于字线驱动器电路SWD-U及SWD-L垂直位移。

图5展示根据实例实施例的实例集成组合件10的区。组合件10包含通过感测放大器电路28(SA-O)彼此相对地耦合的成对的数字线DL1及DL1*。数字线DL1可被称为真数字线，且数字线DL1*可被称为互补数字线。在一些实施例中，可将数字线DL1及DL1*称为第一数字线以区分其与图5中所展示的其它数字线；且在此类实施例中，数字线DL1可被称为第一真数字线，且数字线DL1*可被称为第一互补数字线。在一些实施例中，数字线DL1及DL1*可被称为第一组真及互补数字线，其中此第一组对应于通过SA-O电路彼此比较的数字线(且SA-O电路可被视为第一组感测放大器电路)。感测放大器电路28与基底12相关联(沿着基底12)。

在图5中用不同高度层级图解地表示基底12、第一层面14及第二层面16。真数字线DL1被说明为具有沿着第一层面(下层面)14(与其相关联)的区40a，且不具有沿着第二层面(上层面)16的区。互补数字线DL1*被说明为具有沿着第二层面(上层面)16(与其相关联)的区40b，且不具有沿着第一层面14的区。区40a及40b可分别称为第一及第二区。

组合件10也包含通过感测放大器电路26(SA-E)彼此相对地耦合的成对的数字线DL0及DL0*。数字线DL0可被称为第二真数字线，且数字线DL0*可被称为第二互补数字线。在一些实施例中，数字线DL0及DL0*可被称为第二组真及互补数字线，其中此第二组对应于通过SA-E电路彼此比较的数字线(且SA-E电路可被视为第二组感测放大器电路)。感测放大器电路26与基底12相关联(沿着基底12)。

第二真数字线DL0被说明为具有沿着第一层面(下层面)14(与其相关联)的第三区40c及沿着第二层面(上层面)16(与其相关联)的第四区40d。第二互补数字线DL0*被说明为具有沿着第一层面(下层面)14(与其相关联)的第五区40e及沿着第二层面(上层面)16(与其相关联)的第六区40f。

第一真数字线DL1的第一区40a可被视为在第一区段42a与第二区段42b当中细分，其中第一区段42a横向邻近第二真数字线DL0的第三区40c，且第二区段42b横向邻近第二互补数字线DL0*的第五区40e。

第一互补数字线DL1*的第二区40b可被视为在第三区段42c与第四区段42b当中细分，其中第三区段42c横向邻近第二真数字线DL0的第四区40d，且第四区段42d横向邻近第二互补数字线DL0*的第六区40f。

实例存储器单元20a及20b被展示为沿着对应于层面14及16的高度层级，且字线32也被展示为沿着对应于层面14及16的高度层级。阵列-1的存储器单元20a中的每一者(其中在图3中描述阵列-1)通过真数字线(DL0或DL1)及字线32唯一地寻址。类似地，阵列-2的存储器单元20b中的每一者(其中在图3中描述阵列-1)通过互补数字线(DL1*或DL0*)及字线32唯一地寻址。字线沿着存储器单元20a/20b的行延伸。

第一组字线被标记为字线32a，且此类字线从沿着第一真数字线DL1的第一区段42a的存储器单元20a延伸到沿着第二真数字线DL0的第三区40c的存储器单元20a。

第二组字线被标记为字线32b，且此类字线从沿着第一真数字线DL1的第二区段42b的存储器单元20a延伸到沿着第二互补数字线DL0*的第五区40e的存储器单元20b。

第三组字线被标记为字线32c，且此类字线从沿着第一互补数字线DL1*的第三区段42c的存储器单元20b延伸到沿着第二真数字线DL0的第四区40d的存储器单元20a。

第四组字线被标记为字线32d，且此类字线从沿着第一互补数字线DL1*的第四区段42d的存储器单元20b延伸到沿着第二互补数字线DL0*的第六区40f的存储器单元20b。

术语“第一”、“第二”、“第三”及“第四”在描述字线32a、32b、32c及32d时是任意的，且仅用于将字线彼此区分。术语“第一”、“第二”、“第三”及“第四”可用于指代且区分在各个实施例中以任何期望顺序的字线32a、32b、32c及32d中的任一者。例如，在一些实施例中，字线32a、32c、32b及32d可分别称为第一、第二、第三及第四字线。

沿着第一真数字线DL1的存储器单元20a可被视为存储器单元的第一组44a，沿着第一互补数字线DL1*的存储器单元20b可被视为存储器单元的第二组44b，沿着第二真数字线DL0的存储器单元20a可被视为存储器单元的第三组44c，且沿着第二互补数字线DL0*的存储器单元20b可被视为存储器单元的第四组44d。第一组44a的存储器单元仅沿着下层面14，且第二组44b的存储器单元仅沿着上层面16。相比之下，第三组44c的存储器单元沿着层面14及16两者，且第四组44d的存储器单元也沿着层面14及16两者。

字线驱动器电路(SWD上及SWD下)可由基底12支撑且可与字线32耦合。图5中展示到字线驱动器电路的几个实例连接。图5中未展示到字线驱动器电路的大多数连接以简化图。所说明连接展示，下字线32a及32b耦合到SWD下电路31，且上字线32c及32d耦合到SWD上电路33。电路31及33可彼此不同且沿着基底12彼此横向隔开。此在图4及5中指示，且在下文参考图7及8更详细地描述。

存储器单元20a及20b可具有任何合适配置。在图5B的放大图中展示实例存储器单元20以简化存储器单元的组件的标记。存储器单元20包含与电容器C耦合的晶体管T。晶体管T包括半导体材料72的垂直延伸支柱70。半导体材料72可包括任何(若干)合适组合物；且在一些实施例中，可包括硅、锗、III/V族半导体材料(例如，磷化镓)、半导体氧化物等中的一或多者，基本上由其组成，或由其组成；其中术语III/V族半导体材料是指包括从周期表中的III族及V族中选择的元素的半导体材料(其中III族及V族是旧命名，且现在称为13族及15族)。

栅极电介质材料(绝缘材料)74沿着支柱70的侧壁，且导电栅极材料76沿着栅极电介质材料。

栅极电介质材料74可包括任何(若干)合适组合物；且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。

导电栅极材料76可包括任何(若干)合适导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。

导电栅极材料76形成晶体管T的晶体管栅极。晶体管包含在支柱70的上区内的第一源极/漏极区86、在支柱70的下区内的第二源极/漏极区88，以及在第一源极/漏极区86与第二源极/漏极区88之间的沟道区90。在操作中，由栅极材料76内的电压(即，沿着与栅极材料76耦合的字线32的电压)产生的电场可通过沟道区90将源极/漏极区86及88彼此门控耦合。当本文中利用术语“门控耦合”时，此可指代晶体管的源极/漏极区的受控耦合/去耦，其可由晶体管的栅极的电激活/停用诱发。

电容器C包括第一导电节点78、第二导电节点80，及在第一导电节点与第二导电节点之间的绝缘材料(电容器电介质材料)82。

第一导电节点78及第二导电节点80可包括任何(若干)合适导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。第一及第二导电节点可包括彼此相同的组合物，或可包括彼此不同的组合物。

绝缘材料82可包括任何(若干)合适组合物，且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。

在所展示的实施例中，下导电节点78配置为向上打开的容器。在其它实施例中，下导电节点可具有另一合适形状。在其中下导电节点78配置为向上打开的容器的所展示实施例中，电介质材料82及上节点80延伸到下节点78的向上打开的容器中。

电容器C是与晶体管T耦合的实例存储元件。在其它实施例中，可利用其它合适存储元件来代替电容器C。合适存储元件可为具有至少两个可检测状态的装置；且在一些实施例中，合适存储元件可为(例如)电阻存储器装置、导电桥接装置、相变存储器(PCM)装置、可编程金属化单元(PMC)等。

图5的数字线DL0、DL0*、DL1及DL1*包括导电材料84。此导电材料可包括任何(若干)合适导电组合物；例如，各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多者。

图5的配置的优点是，奇数数字线(DL1及DL1*)中的每一者具有邻近偶数数字线中的一者的区的第一部分(例如，奇数数字线DL1具有邻近偶数数字线DL0的第一部分42a)，且具有邻近偶数数字线中的所述一者的互补线的区的第二部分(例如，奇数数字线DL1具有邻近偶数数字线DL0*的第二部分42b)。此可实现在差分感测操作期间消除沿着邻近数字线DL1、DL0、DL1*及DL0*的噪声(其中实例噪声是由电容耦合产生的噪声)。因此，图5的配置可有利地减少邻近数字线之间的有问题的噪声(例如，由电容耦合产生的噪声)。

图6展示图5的组合件10的替代视图。具体地，层面14及16中的每一者被图解地说明为在基底12上方，且数字线DL0、DL0*、DL1及DL1*的区被图解地说明为与层面14及16相关联。展示但未标记额外数字线。

用虚线55图解地说明沿着上叠层16的数字线的区与沿着下叠层14的数字线的区之间的连接。

感测放大器电路26及28以及字线驱动器电路31及33被图解地说明为沿着基底12；且在与层面14及16相关联的存储器阵列(阵列-1及阵列-2)下方。

上文关于图5及6描述的配置可具有沿着基底12以任何合适布置分布的感测放大器电路及字线驱动器电路。参考图7描述实例布置。此实例布置包含重复的补丁(其中实例补丁被识别为补丁64)。补丁中的每一者包含感测放大器电路(SA-E及SA-O)，且包含字线驱动器电路(SWD-L及SWD-U)。实例布线54(仅标记其中的一些)被展示为经布置用于将各种感测放大器电路及字线驱动器电路耦合到所指示的补丁外面的元件。

图8中说明沿着基底12的感测放大器电路及字线驱动器电路的另一实例布置。字线驱动器电路(SWD-U及SWD-L)相对于感测放大器电路(SA-E及SA-O)横向偏移。在一些实施例中，字线驱动器电路可被视为在基底12的第二区域(area)46内，且感测放大器电路可被视为在此基底的第一区域44内。第二区域从第一区域横向偏移。在一些实施例中，如上文在图4及6中所指示，第一及第二区域中的至少一些可在第一及第二存储器阵列的第一及第二存储器单元正下方。

实例字线32及数字线DL0、DL1、DL2、DL3、DL3*及DL4*被展示为叠加在图8的基底12上，以帮助读者理解字线与数字线之间的实例关系。字线及数字线将沿着在基底12上方的层面，而不是沿着基底12，如图4、5及6中所指示。

SA-E电路28可被视为第一感测放大器电路，且SA-O电路26可被视为第二感测放大器电路。在所展示的实施例中，第二感测放大器电路从第一感测放大器电路横向位移。SWD-U电路33可被视为第一字线驱动器电路，且SWD-L电路31可被视为第二字线驱动器电路。在所展示的实施例中，第二字线驱动器电路从第一字线驱动器电路横向位移。补丁64内的第一感测放大器电路26及第二感测放大器电路28与由数字线DL0、DL1、DL2、DL3、DL3*及DL4*表示的电路相关联。两组字线驱动器电路也与此电路相关联。此类组中的一者包含标记为31a的SWD-L及标记为33a的SWD-U。此组沿着基底12的区，所述区邻近补丁64内的SA-E电路28的一个侧。字线驱动器电路的所述组中的另一者包含标记为31b的SWD-L及标记为33b的SWD-U。此组沿着基底12的区，所述区是补丁64内的SA-E及SA-O电路两者的邻近边缘。

图8的所说明实施例展示沿着补丁的边缘的插口区66，其中此类插口区使互连件能够沿着与补丁相关联的电路的边缘通过。

尽管本文中所描述的实施例指示基底12上方存在两个存储器层面(14、16)，但是应理解，在其它实施例中，基底上方可存在两个以上存储器层面。

上文所讨论的组合件及结构可用于集成电路内(其中术语“集成电路”表示由半导体衬底支撑的电子电路)；且可并入电子系统中。此类电子系统可用于(例如)存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。电子系统可为广范围的系统中的任何者，例如，相机、无线装置、显示器、芯片组、机顶盒、游戏、照明设备、车辆、钟表、电视、移动电话、个人计算机、汽车、工业控制系统、飞机等。

除非另有指定，否则本文中所描述的各种材料、物质、组合物等可用任何合适方法(现在已知或尚待开发)形成，所述方法包含(例如)原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。

术语“电介质”及“绝缘”可用于描述具有绝缘电性质的材料。在本发明中，所述术语被视为同义的。在一些情况下利用术语“电介质”且在其它情况下利用术语“绝缘”(或“电绝缘”)可在本发明内提供语言变化以简化所附权利要求书内的前置基础，且不用于指示任何显著化学或电差异。

术语“电连接”及“电耦合”两者都可用于本发明中。所述术语被视为同义的。在一些情况下利用一个术语且在其它情况下利用另一术语可在本发明内提供语言变化以简化所附权利要求书内的前置基础。术语“耦合(couple/coupling)、经耦合(coupled)等”可指代电连接。

图中的各个实施例的特定定向仅用于说明性目的，且在一些应用中，所述实施例可相对于所展示的定向旋转。本文中所提供的描述及所附权利要求书涉及具有各种特征之间的所描述关系的任何结构，不管所述结构是呈图的特定定向还是相对于此定向旋转。

附图的横截面视图仅展示横截面的平面内的特征且未展示横截面平面后面的材料以便简化图，除非另有指示。

当结构在上文被称为“在另一结构上”、“邻近”或“抵靠”另一结构时，其可直接在另一结构上方且也可存在中介结构。相比之下，当结构被称为“直接在另一结构上”、“直接邻近”或“直接抵靠”另一结构时，不存在中介结构。术语“在…正下方”、“在…正上方”等并不指示直接物理接触(除非另有明确陈述)，而是指示直立对准。

结构(例如，层、材料等)可被称为“垂直延伸”以指示所述结构从下层基底(例如，衬底)大体向上延伸。垂直延伸结构可相对于基底的上表面实质上正交地延伸，或非正交地延伸。

按照法规，本文中所揭示的标的物已用或多或少特定关于结构及方法特征的语言进行描述。但是，应理解，权利要求书不限于所展示且描述的特定特征，因为本文中所揭示的构件包括实例实施例。因此，权利要求书应按字面措辞被赋予完整范围，且应根据等同原则予以适当解释。