具体实施方式

下面结合附图对本发明提供的片内参考电流产生电路的具体实施方式做详细说明。

本发明片内参考电流产生电路设置在芯片1内，用以供应至少一参考电流给至少一负载。图3是本发明片内参考电流产生电路的第一具体实施方式的电路图。请参阅图3，所述片内参考电流产生电路包括晶体管M1、运算放大单元opamp、电流镜单元12及第一下拉电阻单元10。其中，在本具体实施方式中，所述晶体管M1为N型晶体管。

所述运算放大单元opamp的正输入端输入一参考电压Vref1，负输入端耦接所述晶体管M1的源极，输出端耦接所述晶体管M1的栅极。其中，在本具体实施方式中，所述参考电压由带隙电压产生器102产生。所述带隙电压产生器13耦接所述运算放大单元opamp的正输入端，用于将产生的参考电压传输至所述运算放大单元opamp的正输入端。

电流镜单元12耦接于所述晶体管M1的漏极与电源电压之间，用于将所述片内参考电流产生电路产生的电流输出供所述负载使用。在本具体实施方式中，所述电流镜单元12由P型晶体管M12及P型晶体管M13组成。其中，P型晶体管M12具有与电源电位连接的源极、以及与晶体管M1的漏极连接的栅极和漏极；P型晶体管M13具有与电源电位连接的源极、以及与P型晶体管M12的栅极以及漏极连接的栅极，P型晶体管M13的漏极输出参考电流。在本发明其他具体实施方式中，也可采用其他形式的电路作为电流镜单元。所述电流镜单元12能够实现电流信号的复制或倍乘，具体地说，在本具体实施方式中，所述电流镜单元12复制流经所述第一下拉电阻单元10的电流，并将其作为参考电流输出。

所述第一下拉电阻单元10耦接于所述晶体管M1的源极与接地之间，其等效阻值为R0。所述片内参考电流产生电路通过运算放大单元11的钳位使得所述第一下拉电阻单元10上的电压与参考电压Vref1相同，其大小也为Vref1，则流过所述第一下拉电阻单元10上的电流为Vref1/R0；通过P型晶体管M12和P型晶体管M13组成的电流镜单元12将所产生的电流作为参考电流输出供其它模块使用。

如背景技术所述，若所述第一下拉电阻单元10为一电阻，则其阻值会随温度或工艺容差的变化而产生较大的变化，这导致最终输出的参考电流也会随温度或者工艺容差的变化而发生较大的变化。因此，为了克服上述技术问题，在本发明的具体实施方式中，所述第一下拉电阻单元10并不是一多晶电阻，其为经过ZQ校准电路100校准的电阻单元。例如，所述第一下拉电阻单元10包括多个并行耦合的晶体管。

在存储芯片中，例如DDR4中，通常会有ZQ校准(ZQ calibration)功能，通过ZQ校准电路对上拉单元和下拉单元进行校准，使得上拉单元和下拉单元的等效电阻值满足精度要求，即经过校准后的上拉单元和下拉单元的等效电阻值随工艺、电压以及温度的变化不敏感。

具体地说，请参阅图3，ZQ校准电路100包括第一上拉电阻单元110、第二上拉电阻单元120、第二下拉电阻单元130、参考电压发生器102、第一比较器103、第二比较器104以及P码计数器105和N码计数器106。ZQ校准包括上拉校准和下拉校准。

上拉校准的具体方法为：电源电压VDDQ被第一上拉电阻单元110和参考电阻器101划分，从而向节点ZQ提供电压。连接到耦合到节点ZQ的引脚的参考电阻器101一般具有240Q的电阻。第一比较器103比较节点ZQ处的电压与从带隙电压产生器102输出的参考电压Vref2，从而生成上行/下行信号(up/down signal)UP/DN。参考电压Vre2f一般被设置成供应电压的一半，即VDDQ/2。P码计数器105接收上行/下行信号UP/DN，从而生成二进制码PCODE<0:N>作为上拉校准码。该二进制码PCODE<0:N>导通/关断在第一上拉电阻单元110中并行耦合的MOS晶体管，从而校准第一上拉电阻单元110的电阻。第一上拉电阻单元110的被校准的电阻对节点ZQ处的电压有影响。重复上述操作。也就是说，在第一上拉电阻单元110中进行上拉校准，使得第一上拉电阻单元110的电阻变得与参考电阻器101的电阻相等。在上拉校准期间生成的二进制码PCODE<0:N>还被输入到第二上拉电阻单元120并确定其电阻。

与上拉校准类似地进行下拉校准。由第二比较器104和N码计数器106生成的二进制码NCODE<0:N>作为下拉校准码，通过应用该下拉校准码在节点NODE处的电压变得与参考电压Vref2相等；进行下拉校准，使得第二下拉电阻单元130的电阻变得与第二上拉电阻单元120的电阻相等。

将由ZQ校准产生的二进制码PCODE<0:N>和NCODE<0:N>输入到输入或输出电路以校准电阻单元的各电阻器。在半导体存储器件的情况下，二进制码PCODE<0:N>和NCODE<0:N>确定连接到DQ衬垫的上拉和下拉电阻器的电阻。上拉和下拉电阻器具有与上述上拉和下拉电阻单元相似的布局。进一步，ZQ校准还采用ZQ校准控制器107和时间计数器108来控制ZQ校准。

经过ZQ校准电路100校准后，第一上拉电阻单元110和第二下拉电阻单元130的等效电阻值满足精度要求，即经过校准后的第一上拉电阻单元110和第二下拉电阻单元130的等效电阻值随工艺、电压以及温度的变化不敏感。

鉴于ZQ校准电路的上述优点，本发明片内参考电流产生电路复用ZQ校准电路的下拉校准码NCODE<0:N>，并复制所述ZQ校准电路的第二下拉电阻单元130作为本发明片内参考电流产生电路的第一下拉电阻单元10，则所述第一下拉电阻单元10为经过ZQ校准电路校准的电阻单元，其等效电阻值随工艺、电压以及温度的变化不敏感。在本具体实施方式中，第一下拉电阻单元10与所述第二下拉电阻单元130在版图布局布线上严格匹配，两者对应的MOS管采用相同的尺寸和排布方向，两者的控制信号也相同，均为下拉校准码NCODE<0:N>。

优选地，在版图布局中，所述第一下拉电阻单元10与所述第二下拉电阻单元130相邻设置，避免其他因素影响而造成ZQ校准电路对第一下拉电阻单元10与所述第二下拉电阻单元130的校准不同，从而降低所述第一下拉电阻单元10的等效阻值随工艺、电压以及温度的变化的敏感性。

进一步，为了使所述第一下拉电阻单元10更接近真实电阻，本发明片内参考电流产生电路的所述参考电压Vref1的电压值不能太大。优选地，本发明片内参考电流产生电路的所述参考电压Vref1的电压值小于2(V_GS-V_TH)，使得第一下拉电阻单元10中的MOS管处于三极管区(trioderegion)，其中，V_GS是第一下拉电阻单元10中的MOS管的栅源电压，V_TH是第一下拉电阻单元10中的MOS管的击穿电压。更优选地，所述参考电压Vref1的电压值远小于2(V_GS-V_TH)，例如，参考电压Vref1的电压值为2(V_GS-V_TH)的1/100～1/10，使得第一下拉电阻单元10中的MOS管处于深三极管区(deep triode region)，所述第一下拉电阻单元10更接近真实的电阻。

本发明片内参考电流产生电路采用经ZQ校准电路校准的第一下拉电阻单元10代替传统的片内电阻，经所述ZQ校准电路校准后所述第一下拉电阻单元10的等效阻值不会随温度或工艺容差的变化而产生较大的变化，则经电流镜单元12输出的参考电流也不会随温度或者工艺容差的变化而发生较大的变化，本发明片内参考电流产生电路能够提供稳定的参考电流。

另外，发明人发现，在ZQ校准电路初始化时，第一下拉电阻单元10全关断无法产生电流，其会影响参考电流的产生。为了避免上述问题，本发明还提供了片内参考电流产生电路的一第二具体实施方式。图4是本发明片内参考电流产生电路的第二具体实施方式的电路图。请参阅图4，为了避免在ZQ校准电路初始化时，第一下拉电阻单元10全关断无法产生电流，而影响参考电流产生，所述片内参考电流产生电路还包括与所述第一下拉电阻单元10并联的旁路电阻单元13。在所述第一下拉电阻单元10未被所述ZQ校准电路100校准之前，所述旁路电阻单元13开启，保证仍有电流通路；在所述第一下拉电阻单元10被所述ZQ校准电路100校准后，所述旁路电阻单元13关断，不影响参考电流产生电路正常工作。

其中，在本具体实施方式中，所述旁路电阻单元13包括至少一晶体管。在本具体实施方式中，所述晶体管为NMOS管。所述晶体管的源极接地，栅极被输入控制信号Ctrl。当第一下拉电阻单元10的晶体管没有开启的时候，控制信号Ctrl为高，晶体管导通，所述旁路电阻单元13接地，保证片内参考电流产生电路中仍有电流通路；在ZQ校准功能起作用之后将该旁路电阻关断，不影响正常的参考电流产生电路工作。其中，所述控制信号Ctrl可由集成电路的控制器产生。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。