具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本发明将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

本实施例公开了一种存储器。该存储器可以是DRAM存储器。该储存器中包括至少一个半导体器件1，图1和图2展示了该半导体器件1。

参照图3，图3显示了本实施例中的一种半导体器件1的制作方法。该制作方法包括步骤S1～步骤S7。

参照图4，步骤S1：在衬底的表面蚀刻出鳍12；

衬底可以为衬底为硅、碳化硅或锗硅衬底。该衬底优选为体硅，体硅的成本低廉。衬底可以是大致的平板状。衬底的表面上预先形成一层保护层111，保护层111可以是氮化硅薄膜。在蚀刻衬底时可以是采用干刻法或湿刻法将在衬底上不需要形成鳍12的区域进行蚀刻，而对需要形成鳍12的区域进行保留，从而在蚀刻薄衬底后形成凸出于衬底本体11表面的鳍12。

单个鳍12构造为竖板结构，该竖板不限于限制为平板，竖板的表面也不限于平面，竖板的表面还可以是曲面等不规则的面，在此不做限制。鳍12优选为直条形的竖板。衬底是N阱型或P阱型衬底。P阱型衬底中注入了三价杂质离子，例如掺入硼、铟、镓离子，N阱型衬底中注入了五价杂质离子，例如磷、砷、锑离子。鳍12的导电类型与衬底相同，即两者同为P阱型或N阱型。

参照图5，步骤S2：在鳍12上形成一层用于防止鳍12氧化的保护膜13；

保护膜13完全覆盖鳍12，图1以及图5～15中均未展示出覆盖在鳍12侧端面上的保护膜13。保护膜13可以是通过化学气相沉积工艺在鳍12的表面上形成的。保护膜13覆盖在鳍12的各个侧壁和顶壁上。保护膜13的厚度可以是3～5nm。保护膜13优选为硅的氮化物，例如氮化硅。氮化硅可以是由二氯硅烷(SiH₂Cl₂)和氨气(NH₃)在高温下反应生成的。

参照图6、7，步骤S3：至少对鳍12周围的衬底本体11进行蚀刻，以在鳍12底部形成凸出于衬底本体11的基台14；

对鳍12周围的衬底本体11进行蚀刻，使得该衬底进一步变薄从而使得鳍12下方的部分暴露出来形成基台14。基台14凸出于衬底主体。基台为沿鳍的底部延伸的条形凸台。在蚀刻衬底的过程中，需要避免将鳍12上的保护膜13蚀刻掉，优选采用干刻法进行蚀刻。

参照图8，步骤S4：氧化基台14；

在该步骤中，可以是通过热氧化的方法将基台14氧化。先将衬底置于氧化炉内，将氧化炉中充满干燥的氧气，然后将氧化炉内温度升高以使得氧气氧化衬底上未覆盖保护膜13的基台14。基台14通常需要完全被氧化。由于在基台14的热氧化过中，通常会将衬底未覆盖保护膜13的区域的表面都氧化而形成一层绝缘层15。此时，该绝缘层15和基台14均为硅的氧化物，例如二氧化硅。而鳍12上覆盖了保护膜13，该保护膜13能防止鳍12被氧化。

基台与鳍相连的竖直部分的厚度的取值范围为10-100nm，基台的水平部分的厚度的取值范围为5-60nm，氧化的温度的取值范围为500-1200℃，这样，基台的材质能被完全氧化成二氧化硅。采用热氧化方法制备的二氧化硅是无定形结构，电阻率高达1×10¹⁴～1×10¹⁶Ωgcm，基台具有较好的绝缘性能。

参照图9，步骤S5：在该衬底的表面沉积第一介电层16，该第一介电层16的厚度至少大于基台14的高度；

第一介电层16的材料可以是硅的氧化物，例如二氧化硅。第一介电层16可以由化学气相沉积工艺制成。第一介电层16可以是由二氯硅烷(SiH₂Cl₂)和臭氧(O₃)在高温下反应生成的。第一介电层16的厚度大于基台14的高度。这样，鳍12的两侧均填充有第一介电层16。鳍12嵌入在第一介电层16的缝隙161中。

参照图10，步骤S6：去除鳍顶部的保护膜并使第一介电层16的上表面与鳍12的顶面平齐；

可以是采用抛光制程来使得第一介电层16的上表面与鳍12的顶面平齐。该抛光制程可以是采用化学机械抛光制程(Chemical Mechanical Polishing，CMP)。在抛光制程中还能去除鳍12顶部的保护膜13和保护层111以使得鳍12顶部暴露出来。

参照图1、2，步骤S7：在鳍12内制作出晶体管100；

在该步骤中，可以采用现有的晶体管制作工艺以鳍12为基底在鳍12内加工出晶体管100。晶体管100与鳍12成一定的角度交叉，该角度优选为15度到90度。该晶体管100可以是三极管，也可以是二极管。鳍12的底部具有绝缘的基台14，鳍12的两侧具有绝缘的第一介电层16，因此鳍12被绝缘材料所包围，实现了鳍12与衬底之间的绝缘。以鳍12为基底，在鳍12内制作出晶体管100，晶体管100相应地也被绝缘材料所包围，晶体管100的漏电流减小。尤其是，当晶体管为三极管时，栅诱导漏极泄漏电流(GIDL)能显著降低。由于该方法可以采用体硅为衬底制作半导体器件1，并且整个制作工艺简单，采用该方法所制成的低漏电流半导体器件1的成本较低。这种方法特别适合制作DRAM存储器。

进一步地，步骤S7包括步骤S71～S74。

参照图11、图2，步骤S71：对鳍12进行离子注入以在鳍12的顶端形成第一掺杂区121和第二掺杂区122，第一掺杂区121和第二掺杂区122均与鳍12的导电类型相反；

从鳍12的顶部对鳍12进行离子注入，以在鳍12的顶端形成第一掺杂区121和第二掺杂区122。第一掺杂区121和第二掺杂区122均为P型掺杂或均为N型掺杂。P型掺杂的第一掺杂区121和第二掺杂区122中注入了三价杂质离子，例如掺入硼、铟、镓离子；N型掺杂的第一掺杂区121和第二掺杂区122中注入了五价杂质离子，例如磷、砷、锑离子。当鳍12为P阱型时，第一掺杂区121和第二掺杂区122均为N型掺杂；当鳍12为N阱型时，第一掺杂区121和第二掺杂区122均为P型掺杂。在本实施例中第一掺杂区121、第二掺杂区122均为N型掺杂，鳍12为N阱型。第一掺杂区121和第二掺杂区122可以是通过同一次离子注入工艺形成的。第一掺杂区121和第二掺杂区122也可以是分别通过两次离子注入工艺形成的。第一掺杂区121和第二掺杂区122均位于鳍12的顶端。第一掺杂区121和第二掺杂区122沿鳍12的长度方向相互分开。

参照图12，步骤S72：对鳍12进行蚀刻以在第一掺杂区121和第二掺杂区122之间形成沟槽17，该沟槽17的底部不延伸到基台14。

可以是采用干刻法对鳍12进行蚀刻。鳍12上形成的沟槽17沿垂直于鳍12的板面方向贯穿该鳍12。该沟槽17将第一掺杂区121和第二掺杂区122分隔开来。沟槽17并不将鳍12完全断开，沟槽17底部的鳍12形成马鞍鳍(Saddle Fin)。第一掺杂区121和第二掺杂区122的深度均小于该沟槽17的深度。该沟槽17的宽度优选小于深度。该沟槽17的横截面优选为梯形，该梯形的上底宽于下底。

步骤S73：参照图13，在沟槽17的内壁上沉积第二介电层18，参照图14，向沟槽17内沉积金属材料以形成第一电极19；

在沟槽17的内壁上沉积绝缘材料以在沟槽17的内壁上形成一层第二介电层18。第二介电层18的材料可以是硅的氧化物，例如二氧化硅。第二介电层18不填充满沟槽17的内壁。第二介电层18附着在沟槽17的内壁上后，再在第二介电层18的表面沉积金属材料以在沟槽17内形成第一电极19。第二介电层18将金属材料和鳍12分隔开来。第一电极19的制作材料可以是钨、铜、铝、金、银等金属材料。

参照图1、2，步骤S74：在第一掺杂区121上沉积第一多晶硅层21，在第二掺杂区122上沉积第二多晶硅层22；在第一多晶硅层21上沉积金属材料以形成第二电极23，在第二多晶硅层22上沉积金属材料以形成第三电极24。

第一多晶硅层21和第二多晶硅层22的材料均为多晶硅，均可以采用化学气相沉积工艺制成。制作第二电极23和第三电极24的材料可以是钨、铜、铝、金、银等金属材料。第一多晶硅层21设置在第一掺杂区121和第二电极23之间。第二多晶硅层22设置在第二掺杂区122和第三电极24之间。这样，在鳍12内形成一晶体管100，该晶体管100的栅极是第一电极19、漏极是第二电极23、源极是第三电极24。

进一步地，在步骤S1中，在衬底的表面蚀刻出多条鳍12，鳍12之间相互平行；

在步骤S2中，在每个鳍12上均沉积一层的保护膜13；

在步骤S3中，在对鳍12周围的衬底本体11进行蚀刻时，还蚀刻相邻两条鳍12之间区域的衬底本体11；

在步骤S5中，在沉积第一介电层16时，第一介电层16至少填充满相邻两条所述鳍12之间的间隙；

在步骤S6中，将所有鳍12顶部的保护膜13都去除；

在步骤S7中，在每个鳍12内制作出至少一个晶体管100；

这样加工后，能在每个鳍12内均制作出晶体管100，两个相邻鳍12之间的第一介电层16形成浅槽隔离区，浅槽隔离区能有效的将相邻两个鳍12上的晶体管100隔离开，同时减小漏电流的发生。

进一步地，在步骤S71中，对鳍12进行离子注入时，第一掺杂区121至少形成两个，第二掺杂区122设置在每两个相邻的第一掺杂区121之间；

在步骤S72中，对鳍12进行蚀刻时，在相邻的第一掺杂区121和第二掺杂区122之间均蚀刻出沟槽17；

在步骤S73中，在每个沟槽17内均沉积第二介电层18，然后在每个沟槽17内沉积金属材料以在每个沟槽17内均形成一个第一电极19；

在步骤S74中，在每个第一掺杂区121上均乘积一层第一多晶硅层21，在每个第一多晶硅层21上均形成一个第二电极23；

这样，每个鳍12内形成两个晶体管100，两个晶体管100共用一个第三电极24作为源极，两个晶体管100的栅极分别为两个第一电极19，两个晶体管100的漏极分别为两个第二电极23。两个晶体管100共用一个源极能减小晶体管100的总面积，缩小器件的尺寸。该存储器中还包括至少两个存储电容，这两个晶体管的第二电极23均能作为存储电容接触端来分别连接两个存储电容，两个晶体管100能分别对两个存储电容进行控制。

进一步地，在步骤S72中，同时对鳍12和第一介电层16进行蚀刻以使得沟槽17能贯通多个鳍12；

在步骤S73中，第一电极19形成一条沿沟槽17延伸的金属线，该金属线贯穿多个鳍12；

在步骤S74中，第三电极24形成一条覆盖位于不同鳍12上的第二多晶硅层22的金属线。

这样，第一电极19形成的金属线可以作为存储器的字线，第三电极24形成的金属线可以作为存储器的位线。字线为高电平时其所连接的晶体管100均导通，字线为低电平时则其所连接的晶体管100均截止。

进一步地，步骤S3包括步骤S31和步骤S32。

参照图6，步骤S31：对保护膜13进行蚀刻，仅保留覆盖在鳍12上的保护膜13。

参照图7，步骤S32：对鳍12周围的衬底本体11进行蚀刻以在鳍12的底部形成凸出于衬底本体11的基台14。

由于保护膜13和衬底本体11的材料不相同，将蚀刻分成两次，每次蚀刻更具有针对性则更有利于提高蚀刻的精度。

进一步地，参照图15，步骤S73中，在形成第一电极19后，还在第一电极19上表面沉积一层覆盖第一电极19的第三介电层20。

第三介电层20具有绝缘性，第三介电层20的材料可以是氮化硅。第三介电层20能使得第一电极19与第一电极19上方的其他部件绝缘。第三介电层20的表面优选为与第一介电层16的表面平齐。

在另一个优选的实施例中，所采用的衬底为SOI(Silicon-On-Insulator)绝缘衬底。

尽管已经参照某些实施例公开了本发明，但是在不背离本发明的范围和范畴的前提下，可以对所述的实施例进行多种变型和修改。因此，应该理解本发明并不局限于所阐述的实施例，其保护范围应当由所附权利要求的内容及其等价的结构和方案限定。