具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

首先需要说明的是，在经典的S&C延迟相关同步算法中，同步符号是由时域上完全相等的若干部分组成，参见图1，为本发明实施例公开的重复结构同步序列延迟相关同步算法示意图，根据同步序列的重复结构，利用延迟相关运算来构造度量函数获得定时和频偏估计，度量函数可表示为：

其中，

上述公式中N表示OFDM符号或者SCFDE符号的长度。此时，符号定时估计为：

其中，d表示滑动相关窗第一个采样点的序号，P(d)是对接收信号进行延迟相关运算的结果，由于同步序列具有重复特性，延时相关值会在同步序列位置处出现峰值，通过搜索度量函数的最大峰值即可实现定时估计。而频偏估计值则通过定时点延迟相关值的相位来获得：

其中，ε和分别表示子载波归一化频偏机器估计值。在实现过程中，式(2)可以变换为式(6)所示的迭代计算模式：

P(d+1)＝P(d)+r^*(d+k)r(d+k-N)-r^*(d+k-N)r(d+k-2N) (6)

可以看出，采用式(6)所示的延时相关计算方法，延时相关仅需要1个复数乘法器和2个复数加法器即可实现，相较于式(2)其计算复杂度显著下降。

为了提升S&C同步方法的性能，提出了一种基于部分扩频同步序列的时频同步方法，参见图2，为部分扩频同步序列的构造图。参见图2，假设同步序列由2段序列A和S(A)构成，其中S(A)序列由序列A与对应的扩频序列S[k]相乘得到，即：

S(A)[k]＝A[k]*S[k] (7)

其中，扩频序列S[k]为m序列或者Golden序列，它的每个元素持续时间为T，T＝KT_s，T_s为同步序列的采样周期，K为部分扩频因子，根据带宽和重复结构同步序列的长度确定，一般的，K为大于1的正整数。

相应地，部分扩频同步序列的延时自相关函数可以根据式(8)进行计算：

由于引入了扩频序列，接收信号延时自相关函数的幅值会出现尖锐的相关峰值，准确检测峰值出现的位置就可以实现符号定时同步，并且符号定时同步具有很高的稳定度和准确度。另一方面，在不考虑噪声影响的条件下，其峰值的相位与归一化频偏ε之间满足式(9)所示关系：

其中，表示延时自相关曲线的峰值，根据式(9)，可以得到归一化频偏ε的估计值为ε：

如式(8)所示，由于需要额外解扩操作，其延时相关函数计算复杂度很高，因此，需要降低算法的计算复杂度来增强算法的实用性。

考虑到S[k]为m序列或者Golden序列，其取值为-1或者+1，因此，式(8)所示延时相关计算可以表示为

其中，N表示特殊重复结构序列的长度。注意到式(11)描述的部分扩频同步序列的延时自相关计算主要涉及延时自相关计算和解扩两个过程。由于乘法运算满足交换律和结合律，因此，部分扩频同步序列的延时自相关计算可以先进行延时相关运算，再对延时相关的结果与扩频序列相乘进行解扩运算，其中涉及延时相关的结果与扩频序列进行相乘获得的N个序列的和累加，因此，需要1个复数乘法器和N个复数加法器来实现，其所需加法器占用的硬件资源开销很大。

因此在本申请中，结合扩频序列S[k]的特点，提出一种基于部分扩频同步序列的同步方法、装置、设备及介质，以在充分利用部分扩频同步序列中的重复结构进行时频同步的基础上，降低计算复杂度，降低所需的计算资源。

参见图3，本发明实施例提供的一种基于部分扩频同步序列的同步方法，包括：

S101、获取接收信号，该接收信号的同步序列为部分扩频同步序列；

需要说明的是，发送端在发送信号时，通过将同步序列添加至待发送的数据帧前，在本实施例中，该同步序列为部分扩频同步序列，如图2所示，该部分扩频同步序列具有两部分：序列A和S(A)。接收端接收到信号后，通过对接收信号中存在同步序列进行检测实现对数据帧的定位，也即：通过计算与同步序列重复结构相匹配的延时自相关函数，并检测延时自相关函数的峰值来实现符号定时同步，进一步，通过延时自相关函数的相位实现载波频偏估计。

S102、根据接收信号、扩频序列、扩频因子及延时自相关确定规则，确定与接收信号对应的延时自相关函数；其中，延时自相关确定规则为通过迭代计算方式确定的；

在本实施例中，根据接收信号、扩频序列、扩频因子及预先设定的延时自相关确定规则，确定与接收信号对应的延时自相关函数的过程包括：确定接收信号r(n)、扩频序列S[k]和扩频因子K，并基于延时自相关确定规则确定延时自相关函数；扩频序列的长度为N，N＝PK，P为段数；

其中，延时自相关确定规则为：

R(n)＝R₀(n)+…+R_P-1(n)；

其中，R(n)为第n时刻的延时自相关函数，R(n)为P段延时自相关函数之和，其中第p段延时自相关函数的确定规则为：

其中，r^*(n)为r(n)的共轭信号。

S103、利用延时自相关函数进行时频同步。

具体来说，上述公式(11)可以转化为：

其中，N为扩频序列的长度，N＝PK，P为段数，包括0～P-1段，p为0～P-1段中的任意一段，K为扩频因子，包括0～K-1，k为0～K-1中的任意一个值；根据部分扩频序列S[k]的定义，S[pK+k]的取值是一样的，因此，式(12)可以转化为：

R(n)＝R₀(n)+…+R_P-1(n) (13)

可以看出，延时自相关函数共有P段，每段的延时自相关函数为：R₀(n)、R₁(n)、R₂(n)……R_P-1(n)。针对每一段的延时自相关函数R_p(n)为：

可以看出，式(14)同样是滑窗模型，滑动窗口的长度为K，因此，利用式(6)所示迭代计算方法，式(14)可以表示为：

R_p(n+1)＝S[pK+k]R_p(n)+S[pK+k]r^*(n+pK+k)r^*(n+pK+k-N)

-S[pK+k]r^*[n+(p+1)K+k]r^*[n+(p+1)K+k-N]

进一步，考虑到S[pK+k]的取值为1或者-1，因此式(14)可以简化为：

可以看出，利用式(13)和(15)来实现式(11)所示延时相关运算，其所需计算复杂度仅为1个复数乘法器和P+2P个复数加法器，其所需加法器占用的硬件资源开销大大减少。

需要说明的是，该扩频序列S[k]可以为m序列或者Golden序列，并且上述延时自相关确定规则结合扩频序列的性质后，还可以再降低计算式(11)所需的计算复杂度。例如，考虑一种最简单的情形，扩频序列退化为一个常数，以扩频序列为m序列为例，此时S[k]取值全为1或者-1，此时：

等式两边分别求和，则式(16)可以简化为：

可以发现，式(17)与式(6)一致，证明上述计算过程完全正确。其次，可以再考虑S[k]取值为{1，-1，1，-1，……，1，-1}的特殊情形，则：

进一步化简，可得：

可以看出，利用式(17)、(19)来实现式(11)所示延时相关运算，其所需计算复杂度仅为1个复数乘法器和P+2个复数加法器，其所需加法器占用的硬件资源开销大大减少。事实上，S[k]取值为{1，-1，1，-1，……，1，-1}的情形是所需加法器资源最多的，当S[k]中存在连续1或者连续-1的情形时，其所需的加法器资源还会减少。参见图4，为本发明实施例提供的部分扩频同步序列低复杂度延时相关计算架构。

综上可以看出，本方案针对基于部分扩频同步序列的同步方法提出了一种低实现复杂度架构，该架构通过充分利用部分扩频同步序列中的重复结构，提出一种部分扩频序列延时相关的多级复用迭代计算架构，显著降低了该方法所需的计算资源。

下面对本发明实施例提供的同步装置进行介绍，下文描述的同步装置与上文描述的同步方法可以相互参照。

参见图5，本发明实施例提供的一种基于部分扩频同步序列的同步装置结构示意图，包括：

信号接收模块100，用于获取接收信号，所述接收信号的同步序列为部分扩频同步序列；

确定模块200，用于根据所述接收信号、扩频序列、扩频因子及延时自相关确定规则，确定与所述接收信号对应的延时自相关函数；其中，所述延时自相关确定规则为通过迭代计算方式确定的；

同步模块300，用于利用所述延时自相关函数进行时频同步。

其中，所述扩频序列S[k]为m序列或者Golden序列。

其中，所述确定模块具体用于：确定接收信号r(n)、扩频序列S[k]和扩频因子K，并基于延时自相关确定规则确定延时自相关函数；扩频序列的长度为N，N＝PK，P为段数；

其中，延时自相关确定规则为：

R(n)＝R₀(n)+…+R_P-1(n)；

其中，R(n)为第n时刻的延时自相关函数，R(n)为P段延时自相关函数之和，其中第p段延时自相关函数的确定规则为：

其中，r^*(n)为r(n)的共轭信号。

参见图6，本发明实施例提供了一种电子设备结构示意图，包括：

存储器11，用于存储计算机程序；

处理器12，用于执行所述计算机程序时实现上述方法实施例所述的基于部分扩频同步序列的同步方法的步骤。

在本实施例中，设备可以是PC(Personal Computer，个人电脑)，也可以是智能手机、平板电脑、掌上电脑、便携计算机等终端设备。

该设备可以包括存储器11、处理器12和总线13。

其中，存储器11至少包括一种类型的可读存储介质，所述可读存储介质包括闪存、硬盘、多媒体卡、卡型存储器(例如，SD或DX存储器等)、磁性存储器、磁盘、光盘等。存储器11在一些实施例中可以是设备的内部存储单元，例如该设备的硬盘。存储器11在另一些实施例中也可以是设备的外部存储设备，例如设备上配备的插接式硬盘，智能存储卡(SmartMedia Card,SMC)，安全数字(Secure Digital,SD)卡，闪存卡(Flash Card)等。进一步地，存储器11还可以既包括设备的内部存储单元也包括外部存储设备。存储器11不仅可以用于存储安装于设备的应用软件及各类数据，例如执行同步方法的程序代码等，还可以用于暂时地存储已经输出或者将要输出的数据。

处理器12在一些实施例中可以是一中央处理器(Central Processing Unit,CPU)、控制器、微控制器、微处理器或其他数据处理芯片，用于运行存储器11中存储的程序代码或处理数据，例如执行同步方法的程序代码等。

该总线13可以是外设部件互连标准(peripheral component interconnect，简称PCI)总线或扩展工业标准结构(extended industry standard architecture，简称EISA)总线等。该总线可以分为地址总线、数据总线、控制总线等。为便于表示，图6中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。

进一步地，设备还可以包括网络接口14，网络接口14可选的可以包括有线接口和/或无线接口(如WI-FI接口、蓝牙接口等)，通常用于在该设备与其他电子设备之间建立通信连接。

可选地，该设备还可以包括用户接口15，用户接口15可以包括显示器(Display)、输入单元比如键盘(Keyboard)，可选的用户接口15还可以包括标准的有线接口、无线接口。可选地，在一些实施例中，显示器可以是LED显示器、液晶显示器、触控式液晶显示器以及OLED(Organic Light-Emitting Diode，有机发光二极管)触摸器等。其中，显示器也可以适当的称为显示屏或显示单元，用于显示在设备中处理的信息以及用于显示可视化的用户界面。

图6仅示出了具有组件11-15的设备，本领域技术人员可以理解的是，图6示出的结构并不构成对设备的限定，可以包括比图示更少或者更多的部件，或者组合某些部件，或者不同的部件布置。

本发明实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器执行时实现上述方法实施例所述的基于部分扩频同步序列的同步方法的步骤。

其中，该存储介质可以包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。