一种非相干直扩系统中的匹配滤波捕获系统及捕获方法
阅读说明：本技术 一种非相干直扩系统中的匹配滤波捕获系统及捕获方法 (Matched filtering capture system and capture method in incoherent direct sequence spread spectrum system ) 是由 赵洪林 姜洪涛 张佳岩 马永奎 于 2020-12-23 设计创作，主要内容包括：一种非相干直扩系统中的匹配滤波捕获系统及捕获方法,它属于扩频通信中接收机伪码同步技术领域。本发明解决了非相干直接序列扩频系统中数据跳变对同步捕获产生影响的问题。本发明基于SRL16的并行折叠匹配滤波器作为伪码相位捕获的算法,大大优化了硬件资源的使用；提出的N路缓存方法与匹配滤波器相结合,以此来克服非相干情况下数据信息与伪码相位位置不确定的问题,对数据信息翻转跳变位置的估计变得更加准确。当伪码码型为Gold码,码长为1023,码速率为3.069Mcps,数据信息速率8kbps,调制方式为BPSK的情况时,可以完成对伪码相位的捕获,同时对数据信息翻转跳变位置可以完成误差不大于48个伪码码片长度误差的搜索。本发明可以应用于接收机伪码同步。(A matched filtering capture system and a capture method in a non-coherent direct sequence spread spectrum system belong to the technical field of receiver pseudo code synchronization in spread spectrum communication. The invention solves the problem that the data hopping in the incoherent direct sequence spread spectrum system influences the synchronous acquisition. The parallel folding matched filter based on the SRL16 is used as an algorithm for pseudo code phase capturing, so that the use of hardware resources is greatly optimized; the N-path cache method is combined with the matched filter, so that the problem that the phase positions of the data information and the pseudo code are uncertain under the incoherent condition is solved, and the estimation of the data information flip jump position is more accurate. When the pseudo code is Gold code, the code length is 1023, the code rate is 3.069Mcps, the data information rate is 8kbps, and the modulation mode is BPSK, the pseudo code phase can be captured, and the search of errors not greater than 48 pseudo code chip length errors can be completed on the data information flip jump position. The invention can be applied to receiver pseudo code synchronization.)
技术领域
本发明属于扩频通信中接收机伪码同步技术领域，具体涉及一种适合于非相干直接序列扩频通信系统中的伪码同步捕获方法。
背景技术
随着现代通信技术和航天测控技术的不断进步，航天测控通信系统逐渐向兼容多种数据信息速率和伪码速率及抗干扰性能更高的方向发展，直接序列扩频技术由于其具有优良的抗干扰性、保密性和抗截获性，利用码分多址技术可以实现对多个测控目标或者同一测控目标的不同测控信号的同时测控以及能够实现高分辨率的测距等良好的性能被广泛应用。而为了兼容多速率的要求，非相干直接序列扩频技术被搬上了测控领域的舞台，但是由于非相干直扩通信体制下基带数据和伪码的产生时钟是非同源的，会带来相位的不同步，当基带数据信息在伪码周期内的不同位置发生翻转跳变时，常规同步方法下的相关峰值会出现不同程度的下降，因此常规的直扩接收机对伪码的同步操作方法已不再适用。
在接收机同步捕获过程中，克服数据信息翻转跳变的影响是非相干直扩通信系统同步处理的关键技术之一，常见的延迟相乘法将接收信号与其延迟一定码字后再共轭的信号相乘得到新的待处理的信号，可以消除数据信息翻转跳变的影响，但是对噪声进行同样处理之后会导致噪声功率的增加，降低了接收机中的信噪比。另一种常见的方法是半比特法，对相邻的长度为半个基带数据长度的接收信号进行相关累加的同步处理，因为必有一段信息是不受到数据信息翻转跳变影响的，故因此能够克服其影响，但是由于相关累加长度为整个基带数据长度的一半，存在3dB的处理损失，相关峰值下降一半左右。因此解决数据信息翻转跳变的问题是非相干直接序列扩频通信系统中同步捕获的关键问题之一。
发明内容
本发明的目的是为解决非相干直接序列扩频系统中数据跳变对同步捕获会产生影响的问题，而提出了一种非相干直扩系统中的匹配滤波捕获系统及捕获方法。
本发明为解决上述技术问题采取的技术方案是：
基于本发明的一个方面，一种非相干直扩系统中的匹配滤波捕获系统，所述系统包括下变频模块、伪码缓存模块、匹配滤波器模块、非相干累加模块和判决模块；其中：
所述下变频模块用于将接收到的BPSK中频信号进行处理，得到同相信号和正交信号；
所述伪码缓存模块用于将本地伪码进行N路缓存，得到N路本地伪码序列；
所述匹配滤波器模块用于将N路本地伪码序列与下变频模块得到的同相信号和正交信号进行相关累加处理，得到每路本地伪码序列所对应的相关累加处理结果；
所述非相干累加模块用于将每路本地伪码序列所对应的相关累加处理结果进行非相干累加，得到每路本地伪码序列对应的非相干累加结果；
非相干累加段数的选取需要满足使得非相干累加总长度至少包含一个完整的伪码周期；
所述判决模块用于对N路本地伪码序列对应的非相干累加结果取最大值处理，并将最大值与设置的阈值进行比较，直至最大值大于阈值时，则证明已经完成了对伪码相位的捕获。
只有当匹配滤波相关累加操作的初始位置与数据信息翻转跳变位置逼近的时候此时会得到较大的相关结果，因此可以在非相干累加得到的对应的N路结果中选取最大值送去判决模块与阈值进行判决，来判断是否完成对接收信号伪码相位的捕获以及对数据翻转跳变位置的搜索。
进一步地，所述下变频模块用于将接收到的BPSK中频信号进行处理，得到同相信号和正交信号；其具体过程为：
将接收到的BPSK中频信号与本地振荡器产生的cos信号相乘得到同相信号，将接收到的BPSK中频信号与本地振荡器产生的sin信号相乘得到正交信号。
进一步地，所述伪码缓存模块缓存的每相邻两路本地伪码序列的起始相位相差TD为基带数据信息比特长度，N为缓存支路数。
进一步地，所述匹配滤波器模块为基于SRL16的并行折叠匹配滤波器。
进一步地，所述基于SRL16的并行折叠匹配滤波器包括M个SRL16原语，其中，TC为伪码码元长度，P为折叠率，Q为过采样率。
进一步地，所述匹配滤波器模块用于将N路本地伪码序列与下变频模块得到的同相信号和正交信号进行相关累加处理，得到每路本地伪码序列所对应的相关累加处理结果；其具体过程为：
对于缓存的任意一路本地伪码序列，将同相信号与该路本地伪码序列进行相关累加运算，得到同相信号相关累加运算结果，将正交信号与该路本地伪码序列进行相关累加运算，得到正交信号相关累加运算结果，将同相信号相关累加运算结果和正交信号相关累加运算结果进行取平方再相加的处理，得到该路本地伪码序列对应的相关累加处理结果；
遍历完成各路本地伪码序列后，得到每路本地伪码序列对应的相关累加处理结果。
基于本发明的另一个方面，一种非相干直扩系统中的匹配滤波捕获系统的捕获方法，所述方法具体通过以下步骤实现：
步骤一、接收到的BPSK中频信号经过下变频模块的处理后，得到同相信号和正交信号；
步骤二、在ROM中存储本地伪码后进行倒序输出，通过伪码缓存模块将倒序输出的本地伪码缓存为N路本地伪码序列；
步骤三、利用匹配滤波器模块对N路本地伪码序列和下变频模块得到的同相信号和正交信号进行相关累加处理，分别得到每路本地伪码序列所对应的相关累加处理结果；
步骤四、利用非相干累加模块对每路本地伪码序列所对应的相关累加处理结果进行非相干累加，得到每路本地伪码序列对应的非相干累加结果；
步骤五、从每路本地伪码序列对应的非相干累加结果中选取出最大值，将选取出的最大值送入判决模块，判决模块将最大值与设置的阈值进行比较，实现对伪码相位的捕获。
进一步地，所述步骤一的具体过程为：
将接收到的BPSK中频信号与本地振荡器产生的cos信号相乘得到同相信号，将接收到的BPSK中频信号与本地振荡器产生的sin信号相乘得到正交信号。
进一步地，所述N路本地伪码序列中，每相邻两路本地伪码序列的起始相位相差TD为基带数据信息比特长度，N为缓存支路数。
进一步地，所述匹配滤波器模块为基于SRL16的并行折叠匹配滤波器。
进一步地，所述基于SRL16的并行折叠匹配滤波器包括M个SRL16原语，其中，TC为伪码码元长度，P为折叠率，Q为过采样率。
进一步地，所述步骤三的具体过程为：
对于缓存的任意一路本地伪码序列，将同相信号与该路本地伪码序列进行相关累加运算，得到同相信号相关累加运算结果，将正交信号与该路本地伪码序列进行相关累加运算，得到正交信号相关累加运算结果，将同相信号相关累加运算结果和正交信号相关累加运算结果进行取平方再相加的处理，得到该路本地伪码序列对应的相关累加处理结果；
遍历完成各路本地伪码序列后，得到每路本地伪码序列对应的相关累加处理结果。
为了利用伪码的良好的相关特性，设置合理的非相干累加段数，使之满足非相干累加之后的总长度至少含有一个伪码周期。
更进一步地，所述基于SRL16的并行折叠匹配滤波器的工作过程为：
对缓存的N路本地伪码序列 分别进行折叠率为P的折叠，其中，C0为第一路本地伪码序列的首个码元，为第一路本地伪码序列的末个码元，为第二路本地伪码序列的首个码元，为第二路本地伪码序列的末个码元，为第N路本地伪码序列的首个码元，为第N路本地伪码序列的末个码元；
对于任意的一路本地伪码序列，在该路本地伪码序列的每一个时隙加载对应的折叠后的码字，控制逻辑控制在第1个时隙加法器初始值清零，第2个时隙加法器初始值为第1个时隙加法器的相关累加和，…，第P个时隙加法器初始值为第P-1个时隙加法器的相关累加和，再对第P个时隙加法器的相关累加和进行抽取再累加，得到该路本地伪码序列所对应的相关累加结果；
同理，分别得到N路本地伪码序列所对应的相关累加结果。
本发明的有益效果是：本发明提出了一种非相干直扩系统中的匹配滤波捕获系统及捕获方法，本发明针对Xilinx的硬件平台，采用基于SRL16的并行折叠匹配滤波器作为伪码相位捕获的算法，大大优化了硬件资源的使用；提出的N路缓存方法与匹配滤波器相结合，以此来克服非相干情况下数据信息与伪码相位位置不确定的问题，相较于当下流行的半比特法，提高了相关峰值，同时对数据信息翻转跳变位置的估计变得更加准确。当采用本发明的算法应用于，伪码码型为Gold码，码长为1023，码速率为3.069Mcps，数据信息速率8kbps，调制方式为BPSK的情况时，可以完成对伪码相位的捕获，同时对数据信息翻转跳变位置可以完成误差不大于48个伪码码片长度误差的搜索。
附图说明
图1是非相干直接序列扩频过程示意图；
图2是本发明的一种非相干直扩系统中的伪码捕获方法的整体框架图；
图3是本发明的带有N路缓存的基于SRL16的匹配滤波器模块结构示意图；
图4是本发明的带有N路缓存的基于SRL16的匹配滤波器模块处理过程时序图；
图中，clk_sys：系统工作时钟，clk_samp：采样时钟，clk_data：数据信息产生时钟，srl_in：第1个SRL16原语的输入数据，srl_out1：第1个SRL16原语的输出数据，srl_out95：第95个SRL16原语的输出数据；
图5是本发明的带有N路缓存的匹配滤波器捕获处理全过程示意图。
具体实施方式
对于非相干直接序列扩频系统，与常规直接序列扩频系统最大的区别在于发射端基带数据信息产生时钟与伪码产生时钟非同源，其扩频示意图如图1所示，基带数据信息与伪码相位之间不存在确定的关系。
图2给出了本发明的接收机端的同步捕获的整体框图。主要包含下变频模块、伪码缓存模块、匹配滤波器捕获模块、非相干累加模块、判决模块。
所述下变频模块用于将接收到的BPSK中频信号经过下变频处理，将接收到的中频信号，分别与本地载波以及其相移90°的载波相乘，得到同相和正交两路信号。
所述下变频模块用于将经过射频芯片内部数字下变频之后而得到的中频信号,通过与本地载波相乘再配合后面的累加过程，使其变成基带信号。
所述伪码缓存模块用于将本地伪码进行N路缓存，每一路的长度为发射基带数据的长度TD，每相邻两路起始相位相差
所述匹配滤波模块用于对下变频模块得到的同相和正交两路信号，分别进行与已缓存的N路长度为TD的伪码进行相关累加运算，对两路的相关结果进行取平方再相加的处理。
所述非相干累加模块用于将上述得到的长度为TD的相关结果进行累加，以控制每次的累加运算总长度包含至少一个伪码周期，以达到利用伪码的良好的相关性质的目的。
所述判决模块用于对经过非相干累加之后得到的相关结果，再进行取最大值处理，将最大值与设置的阈值进行判决。
本发明所述方法实现的非相干直接序列扩频系统中的接收端对伪码的捕获通过以下步骤实现：
步骤一、接收到的中频信号首先经过下变频模块，与本地振荡器所产生的载波及其相移90°的载波进行相乘，得到同相和正交两路信号。
步骤二、由于发射端基带数据信息长度为TD，因此对本地的伪码进行N路缓存，每相邻两路起始相位相差
步骤三、本发明采用如图3所示的带有N路缓存的基于SRL16的并行折叠匹配滤波器，对已经缓存N路的本地伪码其中TD为数据信息比特长度，TC为码元长度，再分别进行折叠率为P的折叠，利用时分复用的思想在每一个时隙加载对应的长度的伪码，控制逻辑控制在第一个时隙加法器清零，其他时隙加法器初值为上一个时隙的累加和。
另外，由于过采样率的存在，对相应的对相关值有贡献的时隙进行抽取再累加，得到最终的每一路所对应的相关累加结果。举一个实例来说明这个过程，若缓存支路数目为4，基于SRL16的并行折叠匹配滤波器的折叠率设置为4，过采样率设置为4，这样将需要4×4＝16个延迟，可以最大程度利用SRL16的资源，案例中基带数据信息速率为8kbps，Gold码长度为1023，码速率为3.069Mbps，故相关累加长度为TD＝384个伪码字宽度，则第一路本地伪码序列为C0～C383，第二路本地伪码序列为C96～C479，第三路本地伪码序列为C192～C575，第四路本地伪码序列为C288～C671。基于SRL16的并行折叠匹配滤波器的工作时序如图4所示，因为折叠率为4，过采样率为4，选择的工作时钟(clk_sys)为基带数据信息产生时钟(clk_data)的16倍，每一个数据进来之后，经过延迟处理之后，与4路缓存的本地伪码分别进行相关运算，由于折叠率为4，在第1个时隙，与4路缓存的本地伪码字中的C0～C95/C96～C191/C192～C287/C288～C383做相关运算，在第2个时隙，与4路缓存的本地伪码字中的C96～C191/C192～C287/C288～C383/C384～C479做相关运算，在第3个时隙，与4路缓存的本地伪码字中的C192～C287/C288～C383/C384～C479/C480～C575做相关运算，在第4个时隙，与4路缓存的本地伪码字中的C288～C383/C384～C479/C480～C575/C576～C671做相关运算，又因为过采样率为4，因此对每一个采样点的对应相关累加之和的进行抽取，再进行累加即可以得到相关值。
累加过程起到了低通滤波器的作用，完成对接收信号与本地两路载波相乘得到的信号中的高频分量进行滤除。在物理实现上，由于FPGA中一个由查找表(LUT)组成的切片(Slice)可以分为两个逻辑单元(LC)，在进行延迟移位处理的时候，若采用基于D触发器(DFF)的结构，那么一个Slice只能够综合成两个DFF，实现两个延时单元。而采用Xilinx所提供的SRL16原语，一个Slice可以综合成两个SRL16，最多可以实现32个延时单元，考虑到综上所述的SRL16对于资源的优化，本设计选用基于SRL16的匹配滤波器来实现。
步骤四、由于数据信息长度所对应的伪码码元个数并不包含一个完整的伪码周期，这样进行的相关累加处理将无法利用到伪码(m序列、gold序列等)的良好的相关特性，因此要对匹配滤波器得到的相关累加结果进行非相干累加处理，非相干累加段数需要满足使得最终的累加的总长度至少包含一个伪码的完整周期，然后在N路对应的相关结果中选取其中的最大值送去与阈值进行比较，如图5所示，若大于阈值，则证明已经完成了对伪码相位的捕获，同时由于只有当N路缓存中的第i(1≤i≤N)路的起始相位接近于数据信息翻转跳变位置的时候，此时相关累加得到的相关峰值才会最大，所以也完成了对数据信息翻转跳变位置的搜索。
本发明的上述算例仅为详细地说明本发明的计算模型和计算流程，而并非是对本发明的实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本发明的技术方案所引伸出的显而易见的变化或变动仍处于本发明的保护范围之列。
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