一种逻辑门的构建方法
阅读说明：本技术 一种逻辑门的构建方法 (Construction method of logic gate ) 是由 陈杰智 汪倩文 冯扬 于 2021-07-14 设计创作，主要内容包括：本发明公开一种逻辑门的构建方法,本方法使用输出为U型转移特性曲线的MOS管作为逻辑门的基本单元,基本单元的输入端输入包括源极电压、漏极电压、栅极电压在内的输入变量,输入变量的改变使得电荷的注入量发生改变,基本单元的输出端输出包括漏极电流、转移特性曲线、亚阈值摆幅和阈值电压在内的输出变量；单个MOS管独立实现逻辑门或者各MOS管通过串联、并联的方式实现逻辑门。相比传统逻辑门,本方法能够减小电路尺寸,提高面积使用效率,提高应用效率。(The invention discloses a method for constructing a logic gate, which uses an MOS tube with an output of a U-shaped transfer characteristic curve as a basic unit of the logic gate, wherein input variables including source voltage, drain voltage and grid voltage are input to the input end of the basic unit, the injection amount of charges is changed by changing the input variables, and output variables including drain current, the transfer characteristic curve, sub-threshold swing amplitude and threshold voltage are output from the output end of the basic unit; the logic gate is realized independently by a single MOS tube or realized by all MOS tubes in a serial or parallel mode. Compared with the traditional logic gate, the method can reduce the circuit size, improve the area use efficiency and improve the application efficiency.)
技术领域
本发明涉及集成电路
技术领域
，具体是一种逻辑的构建方法，一种基于U型传输特性金属氧化物半导体场效应管设计的逻辑门。背景技术
一个芯片内含有等效逻辑门的个数定义为集成度。数字电路按集成度分为小规模集成电路SSI（Small Scale Integration），集成度为1-10个逻辑门/片；中规模集成电路MSI（Medium Scale Integration），集成度为10-100个逻辑门/片；大规模集成电路LSI（Large Scale Integration），集成度为大于100个逻辑门/片；超大规模集成电路VLSI（Very Large Scale Integration），每片含有万个以上等效逻辑门。
由于半导体工艺技术发展的限制和器件物理尺寸极限的接近，传统集成电路尺寸的减小和单元器件密度的提高遇到了越来越大的困难。现有的逻辑门电路尺寸难以较小、功耗高、工作效率较低。
发明内容
本发明要解决的技术问题是提供一种逻辑门的构建方法，使用具有U型传输特性的金属半导体场效应管作为逻辑门的基本单元，能够减小电路尺寸，提高面积使用效率，提高应用效率。
为了解决所述技术问题，本发明采样的技术方案是：一种逻辑门的构建方法，其特征在于：使用输出为U型转移特性曲线的MOS管作为逻辑门的基本单元，基本单元的输入端输入包括源极电压、漏极电压、栅极电压在内的输入变量，输入变量的改变使得电荷的注入量发生改变，基本单元的输出端输出包括漏极电流、转移特性曲线、亚阈值摆幅和阈值电压在内的输出变量；单个MOS管独立实现逻辑门或者各MOS管通过串联、并联的方式实现逻辑门。
进一步的，使用一个MOS管实现非门，实现过程为：以大阈值电压Vth为基准，以MOS管的栅极电压为输入变量，以MOS管的漏极电流为输出变量，栅极电压为低电平时，输出的漏极电流为高电平，栅极电压为高电平时，输出的漏极电流为低电平。
进一步的，使用一个MOS管实现异或门，实现过程为：以MOS管的栅极电压VR、阈值电压Vth为输入变量，以MOS管的漏极电流为输出变量，当Vth为低电平、VR为低电平时，漏极电流为低电平，当Vth为低电平、VR为高电平时，漏极电流为高电平，当Vth为高电平、VR为低电平时，漏极电流为高电平，当Vth为高电平、VR为高电平时，漏极电流为低电平。
进一步的，使用两个串联的MOS管实现与门，实现过程为：以两个串联的MOS管的阈值电压Vth1和Vth2作为输入变量，以两个MOS管串联后的漏极电流作为输出变量；将两个MOS管的栅极电压保持低电平输入作为基准，当Vth1和Vth2都保持高电平时，漏极电流为高电平，当Vth1为高电平、Vth2为低电平时，串联的两个MOS管一个导通，一个截止，漏极电流为低电平，同理，当Vth1为低电平、Vth2为高电平时，漏极电流也为低电平，当Vth1和Vth2都保持低电平时，两个MOS管都截止，漏极电流为低电流。
进一步的，使用两个串联的MOS管实现与门，实现过程为：将两个MOS管的阈值电压Vth1和Vth2保持低电平不变，即以小阈值电压为基准，两个MOS管的栅极电压VR1、VR2作为输入变量，两个MOS管的漏极电流为输出变量，当VR1、VR2同时输入高电平时，输出的漏极电流为高电平，当VR1输入高电平，VR2输入低电平时，输出的漏极电流为低电平，当VR1输入低电平，VR2输入高电平时，输出的漏极电流为低电平，当VR1和VR2同时输入低电平时，输出的漏极电流为低电平。
进一步的，使用两个串联的MOS管实现或非门，实现方式为：将两个串联MOS管的阈值电压Vth1和Vth2作为输入变量，两个MOS管的栅极电压VR1、VR2保持高电平输入为基准，以两个MOS管串联后的漏极电流作为输出变量，当Vth1和Vth2都保持高电平时，漏极电流为低电平，当Vth1是高电平、Vth2是低电平时或者当Vth1是低电平、Vth2是高电平时，串联的两个MOS管一个导通，一个截止，漏极电流是低电平，当 Vth1、Vth2都保持低电平时，两个MOS管都导通，漏极电流为高电平。
进一步的，使用两个串联的MOS管实现或非门，实现方式为：将两个串联MOS管的栅极电压VR1、VR2作为输入变量，以两个MOS管串联后的漏极电流作为输出变量，两个MOS管的阈值电压Vth1和Vth2保持高电平不变作为基准，当VR1、VR2同时输入高电平时，漏极电流为低电平，当VR1输入高电平，VR2输入低电平时，漏极电流为低电平，当VR1输入低电平，VR2输入高电平时，漏极电流为低电平，当VR1、VR2同时输入低电平时，漏极电流为高电平。
进一步的，使用两个并联的MOS管实现或门，实现方式为：将两个并联MOS管的阈值电压Vth1和Vth2作为输入变量，以两个MOS管并联后的漏极电流作为输出变量，将两个并联MOS管的栅极电压VR1、VR2保持低电平输入作为基准，当Vth1和Vth2都保持高电平时，漏极电流为高电流，当Vth1是高电平、Vth2是低电平时或者当Vth1是低电平、Vth2是高电平时，并联的两个MOS管一个导通，一个截止，由于是并联，漏极电流为高电平，当Vth1、Vth2都保持低电平时，两个MOS管都截止，漏极电流为低电平。
进一步的，使用两个并联的MOS管实现或门，实现方式为：将两个并联MOS管的栅极电压VR1、VR2作为输入变量，以两个MOS管并联后的漏极电流作为输出变量，两个MOS管的阈值电压Vth1和Vth2保持低电平不变作为基准，当VR1、VR2同时输入高电平时，漏极电流为高电平，当VR1是高电平、VR2是低电平时或者当VR1是低电平、VR2是高电平时，并联的两个MOS管一个导通，一个截止，由于是并联，漏极电流为高电平，当VR1、VR2都保持低电平时，两个MOS管都截止，漏极电流为低电平。
进一步的，使用两个并联的MOS实现与非门，实现方式为：将两个并联MOS管的阈值电压Vth1和Vth2作为输入变量，以两个MOS管并联后的漏极电流作为输出变量，将两个并联MOS管的栅极电压VR1、VR2保持高电平输入作为基准，当Vth1和Vth2都保持高电平时，漏极电流为低电平，当Vth1是高电平、Vth2是低电平时或者当Vth1是低电平、Vth2是高电平时，并联的两个MOS管一个导通，一个截止，由于是并联，漏极电流为高电平，当Vth1、Vth2都保持低电平时，两个MOS管都导通，漏极电流为高电平。
进一步的，使用两个并联的MOS管实现与非门，实现方式为：将两个并联MOS管的栅极电压VR1、VR2作为输入变量，以两个MOS管并联后的漏极电流作为输出变量，两个MOS管的阈值电压Vth1和Vth2保持高电平不变作为基准，当VR1、VR2同时输入高电平时，漏极电流为低电平，当VR1是高电平、VR2是低电平时或者当VR1是低电平、VR2是高电平时，漏极电流为低电平，当VR1、VR2都保持低电平时，漏极电流为高电平。
本发明的有益效果：本发明利用输出为U型转移特性曲线的金属氧化物半导体场效应晶体管作为逻辑门电路的基本单元。基本单元可独立实现逻辑门或者各单元可通过串联、并联的方式实现逻辑门应用。本发明以冷源场效应晶体管为例，阐述了单一元件和多元件集成逻辑电路的方法，基于拥有U型传输特性曲线的金属氧化物场效应晶体管，通过特殊的阈值电压变化机制，可以实现逻辑操作。能够有效减小电路尺寸，提高面积使用效率，提高应用效率的逻辑电路设计方法。
附图说明
图1是传统半导体场效应晶体管和冷源场效应晶体管基本单元结构示意图；
图2是MOS场效应管逻辑符号和NMOS逻辑门电路示意图；
图3是CS FET工作原理能带示意图；
图4是利用单一元晶体管器件实现两种逻辑门示意图；
图5是用两个晶体管器件串联实现两种逻辑门示意图；
图6是用两个晶体管器件并联实现两种逻辑门示意图；
1、源极，2、漏极，3、衬底，4、栅极，5、氧化物层。
具体实施方式
下面结合附图和具体实施例对本发明作进一步的说明。
实施例1
本实施例以冷源场效应晶体管为例，简述了一种具有U型传输特性的金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET)逻辑电路设计方法。该电路的特点是可以利用单一或两个器件完成多个NMOS、PMOS或CMOS器件的逻辑门电路设计。
逻辑门（Logic Gate）电路是指用以实现基本逻辑运算和复合逻辑运算的单元电路，简称门电路。它由晶体二极管、晶体三极管或MOS管（金属氧化物半导体场效应管）、电阻等器件构成，是数字系统最基本的单元电路。基本的逻辑门有与门、或门和非门，最常用的逻辑门有与非门、或非门、与或非门、异或门、同或门等。
图1给出了传统半导体场效应晶体管（FET）和冷源场效应晶体管（CS FET）基本单元结构示意图。图1（a）为传统半导体场效应管的基本结构单元示意图，表示半导体场效应晶体管具有源极1、漏极2、衬底3、栅极4和氧化物层5。它是以P型硅片作沉底3，利用扩散方法在其上形成两个掺杂浓度很高的N区，并引出电极，在硅面上有SiO2绝缘层，同时在源极1和漏极2之间的SiO2绝缘层上，制作一个金属电极栅极4，通常用金属铝或铜制作。栅极4和衬底3之间被SiO2绝缘层隔开，所以称为金属-氧化物-半导体场效应管，又称为绝缘栅场效应管。
在栅极4未加正电压时，源、漏极之间有两个方向相反的PN结，即使在漏源之间加电压UDS，由于总有一个PN结反向偏置，所以晶体管不会有电流，即使工作在截止状态，IDS=0。
当在栅极4上加正电压UGS时，在衬底表面将会感应电子（空穴被排斥）。但在UGS较小时，感应的电子浓度小，在源极与漏极间还不能形成导电沟道。
当UGS增加到一定值时就会感应出足够电子，在衬底表面形成N型层，将源极与漏极连接起来，即形成导电沟道（N沟道）。此时，在源极与漏极之间加电压UDS便会产生电流ID，即晶体管为导通状态。开始形成导电沟道的栅极电压称为开启电压UT。
如果用N型硅片作衬底，在其上扩散两个P区，并在栅极上加负电压，则可形成P沟道增强型MOS管。
MOS集成电路主要包括3种：用P沟道晶体管实现的PMOS电路；用N沟道晶体管实现的NMOS电路；同时用PMOS管和NMOS管实现的互补对称性逻辑门电路CMOS电路。
图1（b）表示冷源场效应晶体（CS FET），由源极1（Source）、漏极2（Drain）、衬底3（Substrate）、栅极4（Gate）和金属-氧化物介质层5构成。源极1是由沟道材料与石墨烯通过范德华力结合的异质结结构。若源极1与漏极2沟道材料为n+（p+）掺杂，则石墨烯为p+（n+）掺杂。源极异质结中的石墨烯电子态密度呈线性减小趋势，即源极载流子的态密度随沟道势垒的增加而减小，态密度乘以费米狄拉克函数，源极载流子的浓度分布函数将按照超指数的形式减小。舍掉了能量较高处玻尔兹曼热尾分布尾巴对关态电流的贡献，源极载流子大多数局域在费米能级附近，来实现晶体管突破亚阈值摆幅SS极限的效果，降低器件功耗。
图2是MOS场效应管逻辑符号和NMOS集成门电路示意图。图2（a）为MOS场效应管的4种类型：N沟道增强型MOS场效应管、N沟道耗尽型MOS场效应管、P沟道增强型MOS场效应管、P沟道耗尽型场效应管。图中衬底用虚线画的是增强型，用实线画的是耗尽型，用衬底引出线箭头表示沟道类型，箭头向里表示N沟道，箭头向外表示P沟道。
图2（b）为NMOS集成门电路的4种示意图：NMOS反向器、NMOS与非门、NMOS或非门和NMOS与或非门。其结构较为复杂。
图3为CS FET工作原理能带示意图。对于普通的场效应晶体管来说载流子一般有两种传输机制：一种是载流子的热激发（Thermal Emission），另一种是载流子通过能带与能带之间的之间隧穿（Band-to-Band Tunneling，BTBT）。在本发明的CS FET中，当施加栅极电压较小时，载流子由沟道的价带顶（Valence Band Maximum，VBM）传输至漏极的导带底（Conduction Band Minimum，CBM），实现带间隧穿，使得亚阈值摆幅（Subthreshold Swing，SS）突破60mV/dec极限；当栅压慢慢增大，沟道势垒随电压增大而减小，沟道CBM，VBM随栅极电压增大而下降，使得沟道VBM处的载流子无法隧穿至漏极，输出电流减小；继续加大栅压，当沟道势垒降低到一定程度，源极CBM处的热载流子传输至沟道CBM，随着栅压增大，电流进一步增大。因此，在栅压一直增大的过程中输出电流先减小后增大，出现U型传输特性曲线，并出现窗口电流。
在CS FET栅极输入电压VR，源极输入源漏偏压Vd，漏极输出电流。由于器件输出的传输特性为U型，因此有一大一小两个阈值电压（Vth）。这些晶体管的组合可以使代表两种信号的高低电平在通过它们之后产生高电平或者低电平的信号。高、低电平可以分别代表逻辑上的真与假或二进制当中的1和0，从而实现逻辑运算。
本实施例中，所述U型转移特性曲线是指在一个窗口区域内电流为低电流，若某一电压不在此区域内，无论电压高低对应的都是高电流。
晶体管单元是输出特性为U型转移特性的场效应晶体管，每一个晶体管单元可以独立完成任务且各个单元都可以通过串联或并联的方式实现逻辑门的构建。
本实施例中采用冷源场效应管实现逻辑门的构建，将冷源场效应晶体管的源极电荷注入沟道中，电荷注入通过改变掺杂浓度、栅压的大小、正负极性和持续时间进行控制；冷源场效应晶体管源极的异质结结构，构成输出层输出的转移特性曲线为U型转移特性曲线，通过持续改变栅压的正负或大小输出U型离散型转移特性曲线。所述电荷注入中栅压和持续时间越大，注入的电荷越多，栅压的正负极性会影响阈值电压的偏移方向，电荷注入增多使得栅氧层俘获的电子增多，阈值电压增大，从而控制阈值电压。
所述冷源场效应晶体管通过改变栅压大小实现U型传输特性曲线，在施加栅压的过程中，其漏极电流先减小后增大，在某一栅压处表现出一极小电流。
所述U型离散型转移特性曲线的输出过程是，在冷源场效应晶体管中，通过源极的异质结结构与材料的掺杂，初始增大栅压的过程中，沟道与漏极形成带间隧穿，在增大栅压的过程中，由沟道至漏极的电荷减少，电流减小，随着栅压的进一步增大，沟道势垒进一步被压低，出现了源极至沟道的热电流输运，电流随着栅压的增大而增大，最终形成离散型转移传输特性曲线。
所述极小位线电流是指，假设漏极电流在当栅压0.5V时，输出的漏极电流为1×10-10uA/um，若是多个晶体管并联得到的电流是单个晶体管电流之和，若是多个晶体管串联得到的电流是单个晶体管电流。
只利用一个晶体管器件可以实现两种逻辑门的作用。
第一种：非门（NOT）（图4（a））
以大阈值电压Vth为基准（1），当VR为低电平（0）时，输出漏极电流为高电流（1）；当VR为高电平（1）时，输出漏极电流为低电流（0）。因此符合非门的逻辑运算。非门（NOT gate）又称反相器，是逻辑电路的基本单元，非门有一个输入端和一个输出端。当其输入端为高电平（逻辑1）时输出端为低电平（逻辑0），当其输入端为低电平时输出端为高电平。也就是说，输入端和输出端的电平状态总是反相的。
第二种：异或门（XOR）（图4（b））
依然为单一器件构成的逻辑门，此时阈值电压Vth也是考虑因素之一。当以Vth为低电平（0）时为基准时，当VR为低电平（0）时，输出漏极电流为小电流（0）；当VR为高电平（1）时，输出电流为高电流（1）。当以Vth为高电平（1）为基准时，当VR为低电平（0）时，输出漏极电流为高电流（1）；当VR为高电平（1）时，输出漏极电流为低电流（0）。
利用两个晶体管器件可以实现多种逻辑门作用。
当两个晶体管串联时：
第一种：与门（AND）（图5（a）（b））
此时将两个器件的阈值电压Vth1和Vth2作为输入变量，将VR1和VR2保持低电平输入为基准。当Vth1和Vth2都保持高电平（1）时，输出漏极电流为高电流（1）；当Vth1是高电平（1）输入，器件1导通，当Vth2是低电平输入（0）时，器件截止，因此输出低电流（0）；同理，当Vth1是低电平输入（0），Vth2是高电平输入（1）时，同样输出低电流（0）；当Vth1和Vth2都保持低电平（0）时，两个器件都截止，输出电流为低电流（0）。
还可以将两个器件的阈值电压Vth1和Vth2保持低电平不变，即以小阈值电压为基准，VR1和VR2作为输入变量。当VR1和VR2同时输入高电平（1）时，器件输出高电流（1）；当VR1输入高电平（1），VR2输入低电平（0）时，器件电流输出低电流（0）；同理，当VR1输入低电平（0）VR2输入高电平（1）时，器件同样输出低电流（0）；当VR1和VR2同时输入低电平（0）时，器件输出低电流（0）。
与门（AND gate）又称“与电路”。是执行“与”运算的基本逻辑门电路。有多个输入端，一个输出端。当所有的输入同时为高电平（逻辑1）时，输出才为高电平，否则输出为低电平（逻辑0）。
第二种：或非门（NOR），由或门和非门组合而成。（图5（c）（d））
此时将两个器件的阈值电压Vth1和Vth2作为输入变量，将VR1和VR2保持高电平输入时作为基准。当Vth1和Vth2都保持高电平（1）时，输出电流为低电流（0）；当Vth1是高电平（1）输入，器件1截止，当Vth2是低电平输入（0）时，器件导通，因此输出低电流（0）；同理，当Vth1是低电平输入（0），Vth2是高电平输入（1）时，同样输出低电流（0）；当Vth1和Vth2都保持低电平（0）时，两个器件都导通，输出电流为高电流（1）。
还可以将两个器件的阈值电压Vth1和Vth2保持高电平不变，即以大阈值电压作为基准，VR1和VR2作为输入变量。当VR1和VR2同时输入高电平（1）时，器件输出低电流（0）；当VR1输入高电平（1），VR2输入低电平（0）时，器件电流输出低电流（0）；同理，当VR1输入低电平（0）VR2输入高电平（1）时，器件同样输出低电流（0）；当VR1和VR2同时输入高电平（1）时，器件输出高电流（1）。
当两个器件并联时：
第一种：或门（OR）（图6（a）（b））
此时将两个器件的阈值电压Vth1和Vth2作为输入变量，将VR1和VR2保持低电平输入作为基准。当Vth1和Vth2都保持高电平（1）时，输出电流为高电流（1）；当Vth1是高电平（1）输入，器件1导通，当Vth2是低电平输入（0）时，器件截止，由于是并联，因此输出高电流（1）；同理，当Vth1是低电平输入（0），Vth2是高电平输入（1）时，同样输出高电流（1）；当Vth1和Vth2都保持低电平（0）时，两个器件都截止，输出电流为低电流（0）。
还可以将两个器件的阈值电压Vth1和Vth2保持低电平不变作为基准，VR1和VR2作为输入变量。当VR1和VR2同时输入高电平（1）时，器件输出高电流（1）；当VR1输入高电平（1），VR2输入低电平（0）时，器件电流输出高电流（1）；同理，当VR1输入低电平（0）VR2输入高电平（1）时，器件同样输出高电流（1）；当VR1和VR2同时输入低电平（0）时，器件输出低电流（0）。
或门（Or gate）又称或电路。如果几个条件中，只要有一个条件得到满足，某事件就会发生，这种关系叫做“或”逻辑关系。具有“或”逻辑关系的电路叫做或门。或门有多个输入端，一个输出端，多输入或门可由多个2输入或门构成。只要输入中有一个为高电平时（逻辑1），输出就为高电平（逻辑1）；只有当所有的输入全为低电平时（逻辑0），输出才为低电平（逻辑0）。
第二种：与非门（NAND），由与门与非门组合而成。（图6（c）（d））
此时将两个器件的阈值电压Vth1和Vth2作为输入变量，将VR1和VR2保持高电平输入作为基准。当Vth1和Vth2都保持高电平（1）时，输出电流为低电流（0）；当Vth1是高电平（1）输入，器件1截止，当Vth2是低电平输入（0）时，器件导通，由于两个器件是并联，因此输出高电流（1）；同理，当Vth1是低电平输入（0），Vth2是高电平输入（1）时，同样输出高电流（1）；当Vth1和Vth2都保持低电平（0）时，两个器件都导通，输出电流为高电流（1）。
还可以将两个器件的阈值电压Vth1和Vth2保持高电平不变作为基准，VR1和VR2作为输入变量。当VR1和VR2同时输入高电平（1）时，器件输出低电流（0）；当VR1输入高电平（1），VR2输入低电平（0）时，器件电流输出高电流（1）；同理，当VR1输入低电平（0）VR2输入高电平（1）时，器件同样输出高电流（1）；当VR1和VR2同时输入高电平（1）时，器件输出高电流（1）。
综上所述，利用具有U型传输特性曲线的器件，两个器件最多就可以实现六种逻辑门。在工艺上提供一种能够减小电路尺寸，提高面积使用效率，提高检索效率的逻辑电路设计方法。
以上描述的仅是本发明的基本原理和优选实施例，本领域技术人员根据本发明做出的改进和替换，属于本发明的保护范围。
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