基于dsp和fpga可调相位增量的数字下变频与多普勒补偿方法
阅读说明：本技术 基于dsp和fpga可调相位增量的数字下变频与多普勒补偿方法 (Digital down-conversion and Doppler compensation method based on DSP and FPGA adjustable phase increment ) 是由 焦美敬 江利中 王文晴 邹波 于欢 吴雪微 杨明远 顾泽凌 于 2020-12-11 设计创作，主要内容包括：本发明涉及一种基于DSP和FPGA可调相位增量的数字下变频与多普勒补偿方法,包含：S1、DSP与FPGA利用单脉冲信号,进行参差重频处理,求解高速运动目标速度模糊,得到目标真实速度；S2、DSP计算需补偿的多普勒频率；S3、DSP实时计算相位增量；S4、通过DSP的外部存储器接口,将更新的相位增量传输至FPGA的内部RAM；S5、FPGA根据本帧信号处理完成标志读取更新的相位增量；S6、调用FPGA内的DDS IP核,合成所需频率的信号；S7、FPGA将多普勒补偿后的回波信号与DDS IP核生成的信号混频,并进行滤波处理,获得数字下变频和多普勒补偿后的低频基带信号。本发明计算量小,设备易于实现,具有很强的实时性且易于维护和扩展。(The invention relates to a digital down-conversion and Doppler compensation method based on DSP and FPGA adjustable phase increment, comprising the following steps: s1, carrying out staggered repetition frequency processing by the DSP and the FPGA by using the single pulse signal, and solving the speed blur of the high-speed moving target to obtain the real speed of the target; s2, calculating the Doppler frequency to be compensated by the DSP; s3, calculating a phase increment in real time by the DSP; s4, transmitting the updated phase increment to an internal RAM of the FPGA through an external memory interface of the DSP; s5, the FPGA reads the updated phase increment according to the signal processing completion mark of the frame; s6, calling a DDS IP core in the FPGA to synthesize a signal with required frequency; and S7, mixing the echo signal after Doppler compensation with the signal generated by the DDS IP core by the FPGA, and filtering to obtain a low-frequency baseband signal after digital down-conversion and Doppler compensation. The invention has the advantages of small calculated amount, easy realization of equipment, strong real-time property and easy maintenance and expansion.)
技术领域
本发明涉及一种数字下变频与多普勒补偿方法，具体是指一种利用DSP和FPGA协同处理，实现可调相位增量的数字下变频与多普勒补偿方法，可应用于航天领域的雷达信号处理领域。
背景技术
作为中频信号处理的关键技术，数字下变频可在保留原始信号的特性的前提下，降低采样信号的速率。为解决雷达分辨率与作用距离之间的矛盾，中频信号经数字下变频后需要进行脉冲压缩处理。二相编码信号具有良好的自相关特性，但是对运动目标的多普勒频率较为敏感。目标运动速度较大时，脉冲压缩效果急剧恶化，因此有效补偿多普勒频移对二相编码雷达信号处理具有重要意义。随着中频信号处理技术的发展以及可编程硬件FPGA性能的提高，对数字下变频和多普勒补偿快速实现的需求日益迫切。
数字下变频和多普勒补偿处理的输入为速率较高的中频信号，且输入的数据量较大，其实现一般依托于FPGA芯片。近些年，随着信号处理技术的发展，相关学者提出了很多数字下变频和多普勒补偿的方法。
专利《FPGA中实现超高速数字正交下变频及抽取滤波的方法与系统》(专利申请号：201610227770.9；专利公开号：CN105915241A)中，对两组ADC(模/数转换)数据信号和一组ADC时钟信号进行跨时域同步化处理，两组同步化后的ADC数据信号分别通过四个乘法器与本地数控振荡器输出的四路数字本振信号分别相乘，完成数字域的频率搬移功能。
专利《基于相同FPGA乘法器资源实现的任意抽取数字下变频方法》(专利申请号：CN201210590839.6；专利公开号：CN103078592A)中，利用移位寄存器改变数据顺序，将两路一倍数据率的数据变换成一路两倍数据率的数据，按照系数对称的原则进行预加处理，在不同抽取率条件下复用乘法器，实现任意抽取数字下变频。
专利《矢量信号分析中高速并行下变频FPGA数据处理系统及方法》(专利申请号：CN201810574092.2；专利公开号：CN108762154A)中，借助模拟前端设备将输入的中频信号进行多路并行数据采集，通过FPGA接收并行数据，采用多路并行交叉混频方法完成多路高速并行信号的下变频。
文献《数字下变频DDC的设计与FPGA实现》(刊载于“中国集成电路”，No.1，2017)中，详细介绍了数字下变频的各种滤波器设计，包括CIC滤波器、HB滤波器、FIR滤波器，并编写verilog HDL程序实现各个模块。
文献《数字下变频与脉冲压缩系统的设计与实现》(刊载于“雷达科学与技术”，No.2，2010)中，在单片FPGA上实现了对实际采集的中频Chirp信号进行8K点或2K点可变点数的数字下变频与脉冲压缩处理。
文献《二相编码信号的多普勒特性及其补偿算法研究》(刊载于“电子科技”，No.9，2013)中，提出基于MTD的二相编码多普勒补偿方法，对相同距离单元的数据做DFT，然后在频域各多普勒通道内对信号进行相应的相位补偿，然后对各个脉冲做脉压求模运算。
由上述专利和文献可知，从中频信号到频率变化的低频信号的转换，目前尚无适用的数字下变频方法。而现有的多普勒补偿方法都需对复数矩阵内的各个数据进行修正，运算量较大。
基于上述，本发明提出一种基于DSP和FPGA可调相位增量的数字下变频与多普勒补偿方法，通过DSP与FPGA协同处理，同时实现可调增量的数字下变频与多普勒补偿，具有很强的实时性且系统易于维护和扩展。
发明内容
本发明的目的是提供一种基于DSP和FPGA可调相位增量的数字下变频与多普勒补偿方法，计算量小，设备易于实现，具有很强的实时性且易于维护和扩展。
为实现上述目的，本发明提供一种基于DSP和FPGA可调相位增量的数字下变频与多普勒补偿方法，包含以下步骤：
S1、DSP与FPGA利用单脉冲信号，进行参差重频处理，求解高速运动目标速度模糊，得到目标真实速度；
S2、DSP根据目标真实速度，计算需补偿的多普勒频率，对雷达发射后经目标反射的回波信号进行多普勒补偿；
S3、DSP实时计算相位增量；
S4、通过DSP的外部存储器接口，将S3中更新的相位增量传输至FPGA的内部RAM；
S5、FPGA根据本帧信号处理完成标志，从内部RAM中读取更新的相位增量；
S6、调用FPGA内的DDS IP核，向DDS IP核输入参考时钟和更新的相位增量，合成所需频率的信号；
S7、FPGA将多普勒补偿后的回波信号与DDS IP核生成的信号进行混频，将回波信号频谱搬移到低频基带位置，并进行滤波处理；通过DSP与FPGA协同工作，实时获得数字下变频和多普勒补偿后的低频基带信号。
所述的S2中，根据目标的真实速度，DSP实时计算补偿多普勒频率fd，对雷达发射后经目标反射的回波信号进行实时多普勒补偿；具体为：
fd＝2×v_real/λ
其中，v_real为目标的真实速度；λ为回波信号的波长。
所述的S3中，根据当前需要达到的DDS IP输出信号的输出频率，实时计算对应的频率控制字，即相位增量K；具体为：
其中，clk为DDS IP的参考时钟频率；N为相位数据位宽；Fout为当前需要达到的DDSIP输出信号的输出频率。
所述的S5中，具体包含以下步骤：
S51、在FPGA内设置本帧信号处理完成标志；
S52、FPGA判断本帧信号处理是否完成；如是，本帧信号处理完成标志翻转；如否，本帧信号处理完成标志保持不变；
S53、FPGA根据本帧信号处理完成标志选择相位增量。
所述的S53中，具体为：当本帧信号处理完成标志翻转时，FPGA从内部RAM中读取更新的相位增量并使用；当本帧信号处理完成标志保持不变时，FPGA继续使用当前相位增量。
所述的S6中，具体包含以下步骤：
S61、设置DDS IP核的系统时钟、通道数、无杂散动态范围和频率分辨率的参数；
S62、向DDS IP核输入参考时钟和更新的相位增量，使DDS IP核以参考时钟作为参考，对相位进行可控间隔采样，合成所需频率的正余弦信号。
所述的S7中，具体包含以下步骤：
S71、混频处理：将经过多普勒补偿后的回波信号经ADC离散化采样后得到中频信号；调用乘法器，将中频信号与DDS IP核生成的正余弦信号相乘，将回波信号的频谱搬移至低频基带位置；
S72、滤波处理：通过FIR滤波器，对混频处理过程中产生的谐波分量进行滤波，得到包含目标信息的低频基带信号。
综上所述，本发明提供的基于DSP和FPGA可调相位增量的数字下变频与多普勒补偿方法，与现有技术相比，具有以下优点和有益效果：
1、本发明不需要对FPGA处理得到的复数矩阵中每个数据逐个修正，整体计算量小；
2、本发明调用FPGA内部的DDS IP核，不需专用的DDS芯片等器件，对硬件设备要求较低，易于实现；
3、本发明通过调用DDS IP核和少量乘法器，实现实时变化的数控频率合成和多普勒补偿；
4、本发明通过调整相位增量，实现数字下变频和多普勒补偿的联合处理，操作灵活；
5、本发明无需通过幅度/相位转换电路构建正弦信号查找表，占用内存更少，适用范围更广；
6、本发明借助DSP芯片的强大计算能力，实现相位增量的快速更新，实时性强。
附图说明
图1为本发明中的基于DSP和FPGA可调相位增量的数字下变频与多普勒补偿方法的流程图；
图2为本发明中的DSP与FPGA的连接关系示意图；
图3为本发明中的DDS IP核的调用过程示意图。
具体实施方式
以下结合图1～图3，通过优选实施例对本发明的技术内容、构造特征、所达成目的及功效予以详细说明。
如图1所示，为本发明提供的基于DSP和FPGA可调相位增量的数字下变频与多普勒补偿方法，包含以下步骤：
S1、DSP(数字信号处理)与FPGA(现场可编程门阵列)利用单脉冲信号，进行参差重频处理，求解高速运动目标速度模糊，得到目标真实速度；
S2、DSP根据目标真实速度，计算需补偿的多普勒频率，对雷达发射后经目标反射的回波信号进行多普勒补偿；
S3、DSP实时计算相位增量；
S4、通过DSP的EMIF(External Memory Interface，外部存储器接口)，将S3中更新的相位增量传输至FPGA的内部RAM(随机存取存储器)；
S5、FPGA根据本帧信号处理完成标志，从内部RAM中读取更新的相位增量；
S6、调用FPGA上设置的DDS IP核，向DDS IP核输入参考时钟和更新的相位增量，合成所需频率的信号；
S7、FPGA将多普勒补偿后的回波信号与DDS IP核生成的信号进行混频，将回波信号频谱搬移到低频基带位置，并进行滤波处理；通过DSP与FPGA协同工作，实时获得数字下变频和多普勒补偿后的低频基带信号。
所述的S1中，由于高速运动目标的多普勒频率往往会超过单个PRF(脉冲重复频率)，其多普勒谱线在重频范围内折叠，即其速度会发生模糊。在这种情况下，基于孙子定理，DSP与FPGA利用单脉冲信号，进行参差重频处理，采用余差查表法求解高速运动目标的速度模糊，计算出目标的真实速度。
本实施例中，利用目标模拟器向DSP和FPGA所在的信号处理板提供20MHz的中频信号；设定目标速度为50m/s；设定雷达频率为f＝10GHz；设定3个重频分别是prf1＝387Hz，prf2＝499Hz，prf3＝517Hz。根据上述S1中所述的方法，DSP与FPGA利用单脉冲信号，进行参差重频处理，采用余差查表法求解高速运动目标的速度模糊，进而计算出目标的真实速度为50m/s。
二相编码信号对运动目标的多普勒频率较为敏感，尤其目标速度较大时更为明显。为避免接收信号与原匹配滤波器失配，因此在所述的S2中，需要对回波信号进行多普勒补偿。具体的：
设置雷达发射信号s(t)为：
s(t)＝u(t)exp[j2πfct]
其中，u(t)为复包络信号；fc为载波频率；t为当前时间；
雷达发射信号s(t)经目标反射的回波信号r0(t)为：
其中，δ为衰减因子；fd为目标的多普勒频率；为常数，代表目标反射产生的相移；
对回波信号r0(t)进行下变频处理，得到信号r(t)为：
其中，fd为目标的多普勒频率；显然，信号r(t)的幅度经过了多普勒频率调制。
根据上述，在步骤S2中，需要利用DSP快速处理能力，根据目标的真实速度，实时计算补偿多普勒频率fd，对雷达发射后经目标反射的回波信号进行实时多普勒补偿，具体为：
fd＝2×v_real/λ
其中，v_real为目标的真实速度；λ为回波信号的波长。
本实施例中，v_real为50m/s；根据雷达频率f＝10GHz得到λ为0.03m；因此计算得到补偿多普勒频率fd为3333Hz。
传统的使用DDS芯片设计信号发生器时，需要相位累加器、正弦ROM幅度查找表、DAC(数模转换器)和LPF(低通滤波器)等组成模块的配合，结构复杂且模块通用性较差。随着可编程逻辑器件FPGA硬件水平的提高以及直接频率合成技术的不断发展，在FPGA平台上已开发出DDS IP核(信号发生器知识产权核)。经数控频率合成后，DDS IP核的输出信号的输出频率Fout为：
其中，K为频率控制字；clk为DDS IP核的参考时钟频率；N为相位累加器中的相位数据位宽。
因此，对于DDS IP核中的单个通道，其频率控制字为：
由此可见，DDS IP核的输出频率取决于频率控制字。因此，在本发明的步骤S3中，可利用DSP的快速计算优势，根据补偿多普勒频率fd和数字下变频频率fc，更新所需DDS IP核的输出信号的输出频率Fout，且Fout＝fc+fd，并实时计算对应的频率控制字K，即相位增量。
本实施例中，设置DDS IP核的参考时钟频率为clk＝50MHz，相位累加器中相位数据位宽为N＝16，根据数控频率合成后，希望使DDS IP核输出信号的输出频率Fout＝20.0033MHz，因此DSP计算得到相位增量为
DSP具有强大的EMIF，可访问SRAM、ROM和FLASH等多种外部存储器。因此，在所述的S4中，可借助DSP所具有的EMIF，将S3中得到的更新的相位增量快速传输至FPGA的内部RAM。如图2所示，以型号为JFM4VSX55RT的FPGA和型号为SMJ320C6415的DSP为例，为实现DSP对FPGA的内部RAM的访问，将EMIF通信所需的DSP管脚与FPGA相应管脚对接。
本实施例中，借助DSP的EMIF，可将更新的相位增量快速传输至FPGA的内部RAM。
所述的S5中，具体包含以下步骤：
S51、在FPGA内设置本帧信号处理完成标志；
S52、FPGA判断本帧信号处理是否完成；如是，本帧信号处理完成标志翻转；如否，本帧信号处理完成标志保持不变；
S53、FPGA根据本帧信号处理完成标志选择相位增量；当本帧信号处理完成标志翻转时，FPGA从内部RAM中读取DSP更新的相位增量并使用；当本帧信号处理完成标志保持不变(未翻转)时，FPGA继续使用当前相位增量(即FPGA不从内部RAM中读取DSP更新的相位增量)。
本实施例中，在所述的S52中，设置脉冲积累数为m，单个脉冲采样n点。当FPGA完成当前帧m个脉冲的处理后，即认为本帧信号处理完成，将本帧信号处理完成标志翻转；当FPGA未完成当前帧m个脉冲的处理时，即认为本帧信号处理未完成，本帧信号处理完成标志保持不变。在本发明中，只有当本帧信号处理完成之后，才可修改信号处理的相关参数，其中当然也包括相位增量。
本实施例中，在所述的S53中，当本帧信号处理完成标志翻转时，FPGA从内部RAM中读取DSP更新的相位增量并使用。
所述的S6中，具体包含以下步骤：
S61、设置DDS IP核的系统时钟、通道数、无杂散动态范围和频率分辨率等参数；使DDS IP核能够按需求进行数控频率合成；
S62、如图3所示，向DDS IP核输入参考时钟和更新的相位增量，使DDS IP核以参考时钟作为参考，对相位进行可控间隔采样，合成所需频率的正余弦信号。
本实施例中，设置DDS IP核的系统时钟为50MHz，通道数为1，无杂散动态范围为91，频率分辨率为461.4258。向DDS IP核输入50MHz的参考时钟和更新的相位增量使DDS IP核以参考时钟作为参考，对相位进行可控间隔采样，合成所需频率为20.0033MHz的正余弦信号。
所述的S7中，具体包含以下步骤：
S71、混频处理：将经过多普勒补偿后的回波信号经ADC(模数转换器)离散化采样后得到中频信号；调用乘法器，将中频信号与DDS IP核生成的正余弦信号相乘，将回波信号的频谱搬移至DSP所需的低频基带位置；
S72、滤波处理：通过FIR(有限脉冲响应)滤波器，对混频处理过程中产生的谐波分量进行滤波，得到包含目标信息的低频基带信号，并进行下采样抽取滤波，获得数字下变频和多普勒补偿后的低频基带信号。
综上所述，本发明提供的基于DSP和FPGA可调相位增量的数字下变频与多普勒补偿方法，与现有技术相比，具有以下优点和有益效果：
1、本发明不需要对FPGA处理得到的复数矩阵中每个数据逐个修正，整体计算量小；
2、本发明调用FPGA内部的DDS IP核，不需专用的DDS芯片等器件，对硬件设备要求较低，易于实现；
3、本发明通过调用DDS IP核和少量乘法器，实现实时变化的数控频率合成和多普勒补偿；本发明在实现过程占用内存较少，一般仅需要4块18k的BRAM(嵌入块RAM)；
4、本发明通过调整相位增量，实现数字下变频和多普勒补偿的联合处理，操作灵活；
5、本发明无需通过幅度/相位转换电路构建正弦信号查找表，占用内存更少，适用范围更广；
6、本发明借助DSP芯片的强大计算能力，实现相位增量的快速更新，实时性强。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
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