一种基于跨时钟域的异步时钟选择电路及其切换方法
阅读说明：本技术 一种基于跨时钟域的异步时钟选择电路及其切换方法 (Asynchronous clock selection circuit based on clock domain crossing and switching method thereof ) 是由 王爽 段曦冉 陈晓棠 丁岩 唐虹 于 2020-12-21 设计创作，主要内容包括：本发明涉及一种基于跨时钟域的异步时钟选择电路及其切换方法,根据时钟选择信号的要求,选择不同的时钟信号输出。利用跨时钟域的异步时钟选择电路,实现时钟选择信号和时钟停止信号与目标时钟信号同步。将控制信号同步,可以在提高异步时钟切换稳定性的同时,最大程度的规避异步时钟切换毛刺。满足实际跨时钟域电路中异步时钟切换对稳定性的要求,同时跨时钟域的异步时钟选择电路在稳定性的表现较直接切换时钟电路会更加优秀。(The invention relates to an asynchronous clock selection circuit based on a clock domain crossing and a switching method thereof. And the clock selection signal and the clock stop signal are synchronized with the target clock signal by using the asynchronous clock selection circuit crossing the clock domain. The control signals are synchronous, so that the switching stability of the asynchronous clock can be improved, and the switching burrs of the asynchronous clock can be avoided to the greatest extent. The requirement of the stability of the asynchronous clock switching in the actual clock domain crossing circuit is met, and meanwhile, the performance of the clock domain crossing asynchronous clock selection circuit in the stability is more excellent than that of a clock circuit directly switched.)
技术领域
本发明属于嵌入式微处理器领域，提出了一种可以稳定高效切换时钟的电路设计。
背景技术
随着消费电子、汽车电子、工业控制等领域的发展，高性能嵌入式微处理器的应用越来越广泛，对其处理能力的要求也越来越高。同时，嵌入式微处理器的应用领域多为便携设备，消费电子和现场控制设备，对其时序的要求又十分严格，要求其尽量稳定时钟。因此，为了满足嵌入式微处理器应用需求，必须在提高其稳定性的同时，尽量不减少效率。
现有的嵌入式处理器提高稳定性的的手段是采用的是滤波的时钟转换电路，同时，为了增大效率，现有的电路结构多采用异步控制逻辑直接转换时钟。这种电路设计尽管处理了毛刺，也在一定程度上增加了电路稳定性，但是电路增大效率的同时，并不能很好的在提高电路处理时钟的同时更大程度的增大稳定性。因此，设计一种跨时钟域的异步时钟选择电路，利用多个寄存器和门，实现电路时钟的高效率与高稳定相结合，可以在提高系统时钟处理能力的同时，最大程度的增加系统稳定性。
发明内容
本发明目的是设计一种稳定高效的跨时钟域的异步时钟选择电路，以改善上述异步时钟切换电路的不足之处。利用跨时钟域的异步时钟选择电路，实现时钟选择信号和时钟停止信号与目标时钟信号同步。将控制信号同步，可以在提高异步时钟切换稳定性的同时，最大程度的规避异步时钟切换毛刺。满足实际跨时钟域电路中异步时钟切换对稳定性的要求，同时跨时钟域的异步时钟选择电路在稳定性的表现较直接切换时钟电路会更加优秀。
本发明为实现上述目的所采用的技术方案是：一种基于跨时钟域的异步时钟选择电路，包括：第一时钟支路、第二时钟支路，以及与第一时钟支路、第二时钟支路连接的时钟选择输出电路；
所述第一时钟支路和第二时钟支路均包括顺序连接的一级时钟电路、二级时钟电路；
所述第一时钟支路的二级时钟电路和第二时钟支路的二级时钟电路均与时钟选择输出电路连接。
所述一级时钟电路包括五个寄存器，五个寄存器的时钟输入端用于接入时钟信号；
所述第一寄存器的数据输入端作为时钟端选择端，用于接收时钟选择信号；
第一寄存器、第二寄存器、第三寄存器依次串联，第二寄存器的输出端与第三寄存器的输出端分别与与门A的两个输入端连接，与门A的输出端与第四寄存器的输入端连接，第四寄存器的输出端作为一级时钟电路的第一输出端；
第二寄存器的输出端与第三寄存器的输出端分别与或非门的两个输入端连接，或非门的输出端作为一级时钟电路的第二输出端。
对于第一时钟支路，一级时钟电路的第一输出端与二级时钟电路连接，一级时钟电路的第二输出端与第二时钟支路中的二级时钟电路连接；
对于第二时钟支路，一级时钟电路的第一输出端与二级时钟电路连接，一级时钟电路的第二输出端与第一时钟支路中的二级时钟电路连接。
所述二级时钟电路包括四个寄存器，四个寄存器的时钟输入端用于接入时钟信号；
所述第六寄存器的数据输入端作为二级时钟电路的输入端；
第六寄存器、第七寄存器、第八寄存器依次串联，第七寄存器的输出端与第八寄存器的输出端分别与与门B的两个输入端连接，与门B的输出端与第九寄存器的输入端连接，第九寄存器的输出端、一级时钟电路的第一输出端分别与与门C的两个输入端连接，与门C的输出端作为二级时钟电路的输出端。
所述时钟选择输出电路包括寄存器A、寄存器B、与门D、与门E、或门；所述寄存器A的时钟输入端、寄存器B的时钟输入端、与门D的第二输入端、与门E的第二输入端均接入时钟信号；
所述寄存器A的输入端与第一时钟支路中的二级时钟电路输出端连接，寄存器A的输出端与与门D的第一输入端连接；
所述寄存器B的输入端与第二时钟支路中的二级时钟电路输出端连接，寄存器B的输出端与与门E的第一输入端连接；与门E的第二输入端与第二时钟支路中的一级时钟电路第一输出端连接；
与门D的输出端、与门E输出端分别与或门的两个输入端连接，或门的输出端作为异步时钟选择电路的输出，用于输出系统工作时钟。
一种跨时钟域的异步时钟选择切换方法，根据时钟选择信号的要求，选择微处理器系统工作时钟的控制电路，包括以下步骤：
一级时钟电路进行时钟选择信号时钟同步：将与目标时钟异步的时钟选择信号转变为与目标时钟同步的目标信号时钟选择信号；根据时钟选择信号判断输出当前时钟停止信号；
二级时钟电路进行当前时钟停止信号时钟同步：将与目标时钟异步的当前时钟停止信号转变为与目标时钟同步的当前时钟停止信号；
判断目标时钟同步后的控制信号即选择信号和停止信号，输出由控制信号选择的时钟。
所述时钟选择信号时钟同步具体为：根据目标时钟将时钟选择信号寄存3 次，用寄存第2次的时钟选择信号与寄存第3次的时钟选择信号相与，得到稳定的与目标时钟同步的时钟选择信号；
所述时钟停止信号时钟同步具体为：根据目标时钟将时钟停止信号寄存3 次，用寄存第2次的时钟停止信号与寄存第3次的时钟停止信号相与，得到稳定的与目标时钟同步的时钟停止信号。
所述时钟选择信号判断时钟停止信号，若时钟选择信号选择的非当前时钟，则时钟停止信号为高电平，否则时钟停止信号为低电平。
若同步后的时钟选择信号与同步后的当前时钟停止信号都为高电平，则输出为目标时钟，否则输出仍为当前时钟。
一种基于跨时钟域的异步时钟切换方法，包括以下步骤：
在当前时钟为第二时钟支路接收的时钟2，时钟选择信号选择切换到时钟1 时，第一时钟支路的一级时钟电路的时钟选择信号为高电平，时钟选择信号在此时是由时钟2驱动，时钟选择信号为第一时钟支路接收的时钟1的异步信号；
在第一时钟支路中，将时钟选择信号在时钟1寄存3次，将时钟1选择信号与时钟1变为同步信号来控制时钟；当第二寄存器的输出的时钟1选择信号二级寄存信号与第三寄存器的输出的时钟1选择信号三级寄存信号都为高电平后，第四寄存器输出完成同步后的时钟1选择信号为高电平；
在第二时钟支路中，当第二寄存器的输出的时钟2选择信号二级寄存信号与第三寄存器的输出的时钟2选择信号三级寄存信号都为低电平后，第五寄存器输出时钟2停止信号为高电平；此时时钟2停止信号是由时钟2驱动的，所以时钟2停止信号为时钟1的异步信号；
第一时钟支路的二级时钟电路将时钟2停止信号在时钟1下寄存3次，将时钟2停止信号与时钟1变为同步信号来控制时钟；
在第一时钟支路中，当第七寄存器输出的时钟2停止信号二级寄存信号与第八寄存器输出的时钟2停止信号三级寄存信号都为高电平后，第九寄存器输出完成同步后的时钟2停止信号为高电平；
最后在完成同步后的时钟1选择信号与完成同步后的时钟2停止信号都为高后，输出电路中寄存器A输出的时钟1使能信号为高电平，此时输出时钟由时钟2 转换为时钟1。
本发明具有以下有益效果及优点：
1.本发明采用时序逻辑电路，设计异步时钟转换，取代现有的始终转换电路，在增大系统时钟效率的同时，实现更高的稳定性。
2.本发明采用多次三级寄存，实现现有的控制逻辑信号与目标时钟信号相同步，更好的控制时钟转换。
3.本发明采用将异步控制逻辑转换为同步控制逻辑，设计异步时钟转换，取代现有的异步控制逻辑直接转换时钟，避免了由于时钟直接转换产生的毛刺问题，增大了系统的稳定性。
附图说明
图1本发明的跨时钟域的异步时钟选择电路图。
图2本发明应用在嵌入式微处理器系统中的应用实例示意图。
具体实施方式
下面根据附图对本发明进行详细说明。
一种跨时钟域的异步时钟选择切换电路的实现方法，根据时钟选择信号的要求，选择微处理器系统工作时钟的控制电路，包括以下步骤：
时钟选择信号时钟同步，将与目标时钟异步的时钟选择信号转变为与目标时钟同步的目标信号时钟选择信号；
根据时钟选择信号判断输出当前时钟停止信号；
当前时钟停止信号时钟同步，将与目标时钟异步的当前时钟停止信号转变为与目标时钟同步的当前时钟停止信号；
判断目标时钟同步后的控制信号(选择信号和停止信号)，输出由控制信号选择的时钟。
所述时钟选择信号时钟同步具体为：根据目标时钟将时钟选择信号寄存3 次，用寄存第2次的时钟选择信号与寄存第3次的时钟选择信号相与，得到稳定的与目标时钟同步的时钟选择信号。
所述时钟选择信号判断时钟停止信号，若时钟选择信号选择的非当前时钟，则时钟停止信号为高电平，否则时钟停止信号为低电平。
所述时钟停止信号时钟同步具体为：根据目标时钟将时钟停止信号寄存3 次，用寄存第2次的时钟停止信号与寄存第3次的时钟停止信号相与，得到稳定的与目标时钟同步的时钟停止信号。
若同步后的时钟选择信号与同步后的当前时钟停止信号都为高电平，则输出为目标时钟，否则输出仍为为当前时钟。采用选择信号和当前时钟停止信号双重控制，保证了时钟切换电路输出同步与所选时钟，时钟输出稳定无毛刺。
根据时钟选择信号的要求，选择不同的时钟信号输出。利用跨时钟域的异步时钟选择电路，实现时钟选择信号和时钟停止信号与目标时钟信号同步。将控制信号同步，可以在提高异步时钟切换稳定性的同时，最大程度的规避异步时钟切换毛刺。满足实际跨时钟域电路中异步时钟切换对稳定性的要求，同时跨时钟域的异步时钟选择电路在稳定性的表现较直接切换时钟电路会更加优秀。
跨时钟域的异步时钟选择电路的设计思想是如图1所示，其中，clk1为时钟信号1，clk2为时钟信号2，clk_sel为时钟选择信号，clk1_sel_sync1为时钟1 选择信号二级寄存信号，clk1_sel_sync2为时钟1选择信号三级寄存信号， clk2_sel_sync1为时钟2选择信号二级寄存信号，clk2_sel_sync2为时钟2选择信号三级寄存信号，clk1_stop为时钟1停止信号，clk2_stop为时钟2停止信号， clk1_sel_sync_o为完成同步后的时钟1选择信号，clk2_sel_sync_o为完成同步后的时钟2选择信号，clk1_stop_sync1为时钟1停止信号二级寄存信号， clk1_stop_sync2为时钟1停止信号三级寄存信号，clk2_stop_sync1为时钟2停止信号二级寄存信号，clk2_stop_sync2为时钟2停止信号三级寄存信号， clk1_stop_sync_o为完成同步后的时钟1停止信号，clk2_stop_sync_o为完成同步后的时钟2停止信号,clk1_out_en为时钟1使能信号，clk2_out_en为时钟2使能信号，clk_out为输出时钟。
在当前时钟为时钟2时，将时钟选择信号变为低电平(代表选择时钟1)，由于时钟选择信号在此时是由时钟2驱动的，所以时钟选择信号为时钟1的异步信号。将时钟选择信号在时钟1寄存3次，将时钟1选择信号与时钟1变为同步信号来控制时钟。当时钟1选择信号二级寄存信号与时钟1选择信号三级寄存信号都为高电平后，完成同步后的时钟1选择信号为高电平。当时钟2选择信号二级寄存信号与时钟2选择信号三级寄存信号都为低电平后，时钟2停止信号为高电平。此时时钟2停止信号是由时钟2驱动的，所以时钟2停止信号为时钟1的异步信号。将时钟2停止信号在时钟1下寄存3次，将时钟2停止信号与时钟1变为同步信号来控制时钟。当时钟2停止信号二级寄存信号与时钟2停止信号三级寄存信号都为高电平后，完成同步后的时钟2停止信号为高电平。最后在完成同步后的时钟1选择信号与完成同步后的时钟2停止信号都为高后，时钟1使能信号为高电平。此时输出时钟由时钟2转换为时钟1。
时钟1转换为时钟2同理。
如图2所示，本发明应用在嵌入式微处理器系统中的应用实例，输入的两个时钟信号可以采用与图2不同的时钟信号，具体实施设计了一种双输入的时钟信号，本发明所涉及用法不限于此种实例。图2为本发明应用在嵌入式微处理器系统中的具体实例，其中RC OSC(RC振荡器)和晶振作为两个输入的时钟信号，经过选择信号选择后，选择RC OSC(RC振荡器)和PLL中的一个时钟信号作为系统的总线时钟。
在嵌入式微处理器系统中，通常会有多个时钟的转换。有些时钟的转换处理需要更好的稳定性，这类时钟的转换就可以使用本设计完成。通过跨时钟域的异步时钟选择电路，实现嵌入式微处理器设计时序稳定性要求。
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