基于时钟控制的采样电路
阅读说明：本技术 基于时钟控制的采样电路 (Sampling circuit based on clock control ) 是由 程龙 于 2020-12-09 设计创作，主要内容包括：本发明揭示了一种基于时钟控制的采样电路,所述采样电路包括：运算放大器AMP,包括输入端和输出端；采样电容,与运算放大器AMP的输入端相连；反馈电容,电性连接于运算放大器AMP的输入端和输出端之间；第一开关,电性连接于信号输入端Vin和采样电容之间；第二开关,电性连接于运算放大器AMP的输入端之间；第三开关及第四开关,分别电性连接于Vcm驱动电路和第二开关之间；其中,第一开关通过第一时钟CLKS控制,第二开关通过第二时钟CLKS1’控制,第三开关及第四开关通过第三时钟CLKS1控制,且第二时钟CLKS1’的下降沿提前于第三时钟CLKS1的下降沿,第三时钟CLKS1的下降沿提前于第一时钟CLKS的下降沿。本发明通过不同的时钟信号控制各个开关,可有效提高采样电路的采样精度。(The invention discloses a sampling circuit based on clock control, which comprises: an operational Amplifier (AMP) including an input terminal and an output terminal; the sampling capacitor is connected with the input end of the operational amplifier AMP; the feedback capacitor is electrically connected between the input end and the output end of the operational amplifier AMP; the first switch is electrically connected between the signal input end Vin and the sampling capacitor; the second switch is electrically connected between the input ends of the operational amplifier AMP; the third switch and the fourth switch are respectively and electrically connected between the Vcm driving circuit and the second switch; the first switch is controlled by a first clock CLKS, the second switch is controlled by a second clock CLKS1', the third switch and the fourth switch are controlled by a third clock CLKS1, and the falling edge of the second clock CLKS1' is ahead of the falling edge of the third clock CLKS1, and the falling edge of the third clock CLKS1 is ahead of the falling edge of the first clock CLKS. The invention controls each switch through different clock signals, and can effectively improve the sampling precision of the sampling circuit.)
技术领域
本发明属于采样电路技术领域，具体涉及一种基于时钟控制的采样电路。
背景技术
参图1所示为现有技术中的采样电路，其包括运算放大器AMP、采样电容Cs1/Cs2、反馈电容Cf1/Cf2和多个开关(S1、S1'、S2、S3、S4)，采样电容Cs为底级板采样电容，采样结束时开关S2、S3、S4的时钟先下降，即底级板先断开，而后开关S1、S1'再断开，Vin信号存储在采样电容Cs中。
参图2所示，S1、S1'的控制时钟为CLKS，S2、S3、S4控制时钟为CLKS1，CLKS1的下降沿提前于CLKS的下降沿。但在S2、S3、S4的控制时钟CLKS1下降沿的过程中(Δt)，仍然会有电荷注入(Charge Injection)和时钟馈通(CLK Feedthrough)对高阻节点(AMP输入端)造成影响，并且产生差分量，影响采样精度。
因此，针对上述技术问题，有必要提供一种基于时钟控制的采样电路。
发明内容
本发明的目的在于提供一种基于时钟控制的采样电路，以提高采样精度。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种基于时钟控制的采样电路，所述采样电路包括：
运算放大器AMP，包括输入端和输出端；
采样电容，与运算放大器AMP的输入端相连；
反馈电容，电性连接于运算放大器AMP的输入端和输出端之间；
第一开关，电性连接于信号输入端Vin和采样电容之间；
第二开关，电性连接于运算放大器AMP的输入端之间；
第三开关及第四开关，分别电性连接于Vcm驱动电路和第二开关之间；
其中，第一开关通过第一时钟CLKS控制，第二开关通过第二时钟CLKS1'控制，第三开关及第四开关通过第三时钟CLKS1控制，且第二时钟CLKS1'的下降沿提前于第三时钟CLKS1的下降沿，第三时钟CLKS1的下降沿提前于第一时钟CLKS的下降沿。
一实施例中，所述运算放大器包括第一输入端和第二输入端，采样电容包括与第一输入端相连的第一采样电容Cs1和与第二输入端相连的第二采样电容Cs2，反馈电容包括电性连接于第一输入端和输出端之间的第一反馈电容Cf1和电性连接于第二输入端和输出端之间的第二反馈电容Cf2。
一实施例中，所述第一开关包括电性连接于信号输入端Vin和第一采样电容Cs1之间的第一开关S1和电性连接于信号输入端Vin和第二采样电容Cs2之间的第一开关S1'。
一实施例中，所述第一采样电容Cs1和第二采样电容Cs2相同，第一反馈电容Cf1和第二反馈电容Cf2相同。
一实施例中，所述第一采样电容Cs1和第二采样电容Cs2均为底极板采样电容，且第一采样电容Cs1的底极板与运算放大器的第一输入端相连，第二采样电容Cs2的底极板与运算放大器的第二输入端相连。
一实施例中，所述采样电路包括：
第一状态，第一开关、第二开关、第三开关及第四开关均导通，采样电容进行采样；
第二状态，第一开关导通，第二开关关闭，第三开关及第四开关导通，第二开关产生的误差量ΔQ通过第三开关和第四开关提前释放到Vcm驱动电路中；
第三状态，第一开关导通，第二开关关闭，第三开关及第四开关关闭，将输入端Vin的输入信号存储在采样电容中；
第四状态，第一开关、第二开关、第三开关及第四开关均关闭，采样电容进行保持。
一实施例中，所述第二时钟CLKS1'和第三时钟CLKS1通过时钟发生单元产生，所述时钟发生单元包括：
延时单元，用于对输入信号CLKS_in进行延时；
第二时钟产生单元，与延时单元相连，用于根据延时信号产生第二时钟CLKS1'，包括串联设置的第一反相器和第二反相器，且第一反相器与电阻R串联后连接于电源电压VDD和GND之间，第二反相器与电阻R'串联后连接于电源电压VDD和GND之间，且电阻R'的阻值小于电阻R的阻值；
第三时钟产生单元，与延时单元相连，用于根据延时信号产生第三时钟CLKS1，包括串联设置的第三反相器和第四反相器，且第三反相器与电阻R串联后连接于电源电压VDD和GND之间，第四反相器与电阻R串联后连接于电源电压VDD和GND之间。
一实施例中，所述第一反相器、第二反相器、第三反相器及第四反相器均为CMOS反相器，CMOS反相器包括PMOS管和NMOS管，PMOS管的栅极和NMOS管的栅极相连后作为输入端，PMOS管的漏极和NMOS管的漏极相连后作为输出端，PMOS管的源极与电源电压VDD相连，NMOS管的源极与电阻R或电阻R'相连后接GND。
一实施例中，所述电阻R'为可变电阻阵列，其包括若干并联设置且阻值相同或不同的电阻、及与每个电阻串联设置的控制开关。
一实施例中，所述延时单元包括串联设置的第五反相器和第六反相器。
与现有技术相比，本发明具有以下优点：
本发明通过不同的时钟信号控制各个开关，可以控制第二开关相对于第三开关和第四开关先关闭，从而将第二开关产生的误差量通过第三开关和第四开关提前释放到Vcm驱动电路中，运放输入的高阻点不受影响，可有效提高采样电路的采样精度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中采样电路的电路原理图；
图2为现有技术中控制时钟CLKS和CLKS1的时序图；
图3为本发明一具体实施例中采样电路的电路原理图；
图4为本发明一具体实施例中控制时钟的时序图；
图5为本发明一具体实施例中时钟发生单元的电路原理图；
图6为本发明一具体实施例中第二反相器和电阻R'的电路原理图；
图7为本发明一具体实施例中可变电阻阵列R'的电路原理图。
具体实施方式
以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
本发明公开了一种基于时钟控制的采样电路，包括：
运算放大器AMP，包括输入端和输出端；
采样电容，与运算放大器AMP的输入端相连；
反馈电容，电性连接于运算放大器AMP的输入端和输出端之间；
第一开关，电性连接于信号输入端Vin和采样电容之间；
第二开关，电性连接于运算放大器AMP的输入端之间；
第三开关及第四开关，分别电性连接于Vcm驱动电路和第二开关之间；
其中，第一开关通过第一时钟CLKS控制，第二开关通过第二时钟CLKS1'控制，第三开关及第四开关通过第三时钟CLKS1控制，且第二时钟CLKS1'的下降沿提前于第三时钟CLKS1的下降沿，第三时钟CLKS1的下降沿提前于第一时钟CLKS的下降沿。
以下结合具体实施例对本发明作进一步说明。
参图3所示，本发明一具体实施例中基于开关控制的采样电路，包括：
运算放大器AMP，包括第一输入端、第二输入端和输出端；
采样电容，与运算放大器AMP的输入端相连；
反馈电容，电性连接于运算放大器AMP的输入端和输出端之间；
第一开关，电性连接于信号输入端Vin和采样电容之间；
第二开关，电性连接于运算放大器AMP的输入端之间；
第三开关及第四开关，分别电性连接于Vcm驱动电路和第二开关之间；
具体地，本实施例中的采样电容包括与第一输入端相连的第一采样电容Cs1和与第二输入端相连的第二采样电容Cs2，反馈电容包括电性连接于第一输入端和输出端之间的第一反馈电容Cf1和电性连接于第二输入端和输出端之间的第二反馈电容Cf2。
优选地，第一采样电容Cs1和第二采样电容Cs2相同，第一反馈电容Cf1和第二反馈电容Cf2相同，与第三开关和第四开关相连的Vcm驱动电路也相同。
另外，第一采样电容Cs1和第二采样电容Cs2均为底极板采样电容，且第一采样电容Cs1的底极板与运算放大器的第一输入端相连，第二采样电容Cs2的底极板与运算放大器的第二输入端相连，在其他实施例中采样电容也可以采用其他类型的电容，此处不再进行赘述。
本实施例中的第一开关包括电性连接于信号输入端Vin和第一采样电容Cs1之间的第一开关S1和电性连接于信号输入端Vin和第二采样电容Cs2之间的第一开关S1'，第二开关S2电性连接于运算放大器AMP的第一输入端和第二输入端之间，第三开关S3及第四开关S4分别电性连接于Vcm驱动电路和第二开关S2之间。
本实施例中不同的开关通过对应的时钟进行控制，第一开关S1、S1'通过第一时钟CLKS控制，第二开关S2通过第二时钟CLKS1'控制，第三开关S3及第四开关S4通过第三时钟CLKS1控制。
结合图4所示，本实施例中的第二时钟CLKS1'的下降沿提前于第三时钟CLKS1的下降沿(提前时间为Δt')，第三时钟CLKS1的下降沿提前于第一时钟CLKS的下降沿(提前时间为Δt)。
本发明中的采样电路包括：
第一状态(Δt'之前)，第一开关S1和S1'、第二开关S2、第三开关S3及第四开关S4均导通，采样电容进行采样(Sample)；
第二状态(Δt'时间段内)，第一开关S1和S1'导通，第二开关S2关闭，第三开关S3及第四开关S4导通，第二开关S3产生的误差量ΔQ通过第三开关S3和第四开关S4提前释放到Vcm驱动电路中；
第三状态(Δt时间段内)，第一开关S1和S1'导通，第二开关S2关闭，第三开关S3及第四开关S4关闭，将输入端Vin的输入信号存储在采样电容中；
第四状态(Δt之后)，第一开关S1和S1'、第二开关S2、第三开关S3及第四开关S4均关闭，采样电容进行保持(Hold)。
本实施例中第二开关S2的控制时钟CLKS1'相对于第三开关S3和第四开关S4的控制时钟CLKS1独立出来，CLKS1'相对CLKS1的下降沿时序可控。在第二开关S2关闭后、第三开关S4和第四开关S4关闭前这一时间段(Δt')内，第二开关S2因电荷注入(ChargeInjection)和时钟馈通(CLK Feedthrough)产生的误差量ΔQ可以通过第三开关S3和第四开关S4提前释放到Vcm驱动电路中，运放输入的高阻点不受影响，可有效提高采样精度。
本发明中的第二时钟CLKS1'和第三时钟CLKS1通过时钟发生单元产生，参图5所示，本实施例中的时钟发生单元包括：
延时单元10，用于对输入信号CLKS_in进行延时；
第二时钟产生单元20，与延时单元10相连，用于根据延时信号产生第二时钟CLKS1'，包括串联设置的第一反相器INV1和第二反相器INV2，且第一反相器INV1与电阻R串联后连接于电源电压VDD和GND之间，第二反相器INV2与电阻R'串联后连接于电源电压VDD和GND之间，且电阻R'的阻值小于电阻R的阻值；
第三时钟产生单元30，与延时单元10相连，用于根据延时信号产生第三时钟CLKS1，包括串联设置的第三反相器INV3和第四反相器INV4，且第三反相器INV3与电阻R串联后连接于电源电压VDD和GND之间，第四反相器INV4与电阻R串联后连接于电源电压VDD和GND之间。
结合图6所示，本实施例中的第一反相器INV1、第二反相器INV2、第三反相器INV3及第四反相器INV4均为CMOS反相器。CMOS反相器包括PMOS管和NMOS管，PMOS管的栅极和NMOS管的栅极相连后作为输入端，PMOS管的漏极和NMOS管的漏极相连后作为输出端，PMOS管的源极与电源电压VDD相连，NMOS管的源极与电阻R或电阻R'相连后接GND。
参图7所示，本实施例中的电阻R'为可变电阻阵列，其包括若干并联设置且阻值相同或不同的电阻、及与每个电阻串联设置的控制开关SW<N:0>，通过各个控制开关SW<N:0>导通或关闭，可以改变整个可变电阻阵列的阻值R'，当电阻R'的阻值小于电阻R时的阻值，第二时钟CLKS1'的下降沿先于第三时钟CLKS1，以实现前述的第二开关S2先于第三开关S3和第四开关S4关闭。
进一步地，本实施例中的延时单元10包括串联设置的第五反相器INV5和第六反相器INV6，第五反相器INV5和第六反相器INV6也可以为CMOS反相器。
应当理解的是，图5所示的时钟发生单元仅仅为本发明一具体实施例中时钟信号的产生电路，在其他实施例中也可以采用其他时钟信号产生电路，只需满足CLKS1'的下降沿先于CLKS1即可，此处不再一一举例进行赘述。
上技术方案可以看出，本发明具有以下有益效果：
本发明通过不同的时钟信号控制各个开关，可以控制第二开关相对于第三开关和第四开关先关闭，从而将第二开关产生的误差量通过第三开关和第四开关提前释放到Vcm驱动电路中，运放输入的高阻点不受影响，可有效提高采样电路的采样精度。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
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