具体实施方式

下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本申请，并不被配置为限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

在诸如手机或平板电脑等电子设备中，通常会在电子设备中制作薄膜晶体管等电路器件，薄膜晶体管包括相互绝缘设置的硅基半导体层栅极层和源漏极层，硅基半导体层包括源极掺杂区、漏极掺杂区和位于所述源极掺杂区和漏极掺杂区之间的沟道掺杂区，为实现硅基半导体层与栅极层的绝缘设置，硅基半导层与栅极层之间设置有栅绝缘层(GateInsulator，GI)，因此位于栅极绝缘层和硅基半导层之间的界面处的沟道掺杂区内硅原子的最外层中电子不稳定，使得该界面处存在较多的悬挂件，显示面板在显示过程中，当对薄膜晶体管施加高栅电压时，位于界面处硅原子的最外层中电子易捕获载流子，使得阈值电压升高，从而降低了电流；当对薄膜晶体管施加低栅电压时，位于界面处硅原子的最外层中电子载流子被释放，电流升高，此时会影响显示力面板的残影现象，易导致残影消失的时间变长，不利于提高显示面板的质量。

为了解决上述问题，本发明实施例提供了一种薄膜晶体管阵列基板100及其制造方法、显示面板和显示装置。下面结合附图对本发明实施例的薄膜晶体管阵列基板100及其制造方法、显示面板1000和显示装置2000进行详细描述。

参照图1和图2，图1示出本申请一种实施例提供的薄膜晶体管阵列基板的制造方法的流程示意图，图2示出本申请一种实施例提供的薄膜晶体管阵列基板的局部结构示意图。本发明实施例提供一种薄膜晶体管阵列基板的制造方法，包括以下步骤：

S110、提供半导体半成品。

在本实施例中，半导体半成品包括衬底10和层叠设置于衬底10上的硅基薄膜层20a和绝缘层30，硅基薄膜层20a和绝缘层30之间具有界面SF。其中，界面SF为硅基薄膜层20a和绝缘层30之间的接触面。硅基薄膜层20a包括源极区22a、漏极区23a以及位于源极区22a和漏极区23a之间的沟道区21a。通过分别对源极区22a、漏极区23a以及沟道区21a进行掺杂，能够使半导体半成品形成薄膜晶体管中的半导体层。

S120、对硅基薄膜层20a的沟道区21a进行杂质离子掺杂，形成沟道掺杂区211，并且使得杂质离子与界面SF中的悬挂键结合。

在硅基薄膜层20a和绝缘层30的界面SF处，硅基薄膜层20a中硅原子的最外侧电子不稳定，具有较多的悬挂键。在本发明实施例中，通过对硅基薄膜层20a的沟道区21a进行杂质离子掺杂，使杂质离子与界面SF中的悬挂键结合，能够将界面SF处的悬挂键钝化，提高硅基薄膜层20a中沟道区21a的硅原子的稳定性，从而改善硅基薄膜层20a和绝缘层30之间界面SF的缺陷态，提高薄膜晶体管的质量和稳定性，因此能提高显示面板的短残能力，提高显示面板的质量。可选地，为更好地使界面SF处的悬挂键钝化，在进行杂质离子掺杂过程中，一部分杂质离子由界面SF掺杂至沟道区21a内部，另一部分杂质离子能够由界面SF掺杂至绝缘层30内部。

参照图3，图3示出本申请一种实施例提供的薄膜晶体管阵列基板的结构示意图。基于图3示出的薄膜晶体管阵列基板100的结构，在一些实施例中，在步骤S120之后，薄膜晶体管阵列基板的制造方法还包括对硅基薄膜层20a的源极区22a、漏极区23a进行杂质离子掺杂以形成源极掺杂区221和源极掺杂区231，此时的硅基薄膜层20a在完成掺杂后形成半导体层20b；在半导体层20b背离衬底10的一侧形成栅极层40以及在栅极层40背离衬底10的一侧形成源漏极层50，其中栅极层40、半导体层20b以及源漏极层50相互绝缘设置。源漏极层50包括源极51和漏极52，源极51与源极掺杂区221通过过孔电连接，漏极52与漏极掺杂区231通过过孔电连接，此时的薄膜晶体管为顶栅型薄膜晶体管。

或者，参照图4，图4示出本申请另一种实施例提供的薄膜晶体管阵列基板的结构示意图。基于图4示出的薄膜晶体管阵列基板100的结构，步骤S110、提供半导体半成品中，半导体半成品包括衬底10和层叠设置于衬底10上的栅极层40、硅基薄膜层20a和绝缘层30，栅极层40位于硅基薄膜层20a和衬底10之间；在步骤S120之后，薄膜晶体管阵列基板的制造方法还包括对硅基薄膜层20a的源极区22a、漏极区23a进行杂质离子掺杂以形成源极掺杂区221和源极掺杂区231，此时的硅基薄膜层20a在完成掺杂后形成半导体层20b；以及在半导体层20b背离衬底10的一侧形成源漏极层50，其中栅极层40、半导体层20b以及源漏极层50相互绝缘设置。源漏极层50包括源极51和漏极52，源极51与源极掺杂区221通过过孔电连接，漏极52与源极掺杂区231通过过孔电连接，此时的薄膜晶体管为底栅型薄膜晶体管。

由于顶栅型薄膜晶体管和底栅型薄膜晶体管中，对硅基薄膜层20a进行杂质离子掺杂的制作方法相似，本文以制作顶栅型薄膜晶体管阵列基板为例进行说明。

如图5所示，图5示出本申请再一种实施例提供的薄膜晶体管阵列基板的结构示意图。可选地，在制作源漏极层之后，薄膜晶体管阵列基板的制造方法还可以包括在源漏极层背离衬底10的一侧形成平坦化层PLN，以便于显示面板的后续膜层结构的制作。

为了使界面SF中的悬挂键能够全部被钝化，以有效提高薄膜晶体管的稳定性，在一些实施例中，步骤S120、对硅基薄膜层的沟道区进行杂质离子掺杂中，杂质离子的掺杂剂量满足能饱和界面中的悬挂键。

请一并参照图6至图9，图6示出本申请一种实施例提供的步骤S120的流程示意图，图7至图9示出图3中步骤S120对应的结构示意图。在一些实施例中，步骤S110、提供半导体半成品的步骤中，绝缘层30包括在硅基薄膜层20a朝向衬底10的表面侧的第一绝缘层31，此时，硅基薄膜层20a和绝缘层30之间的界面SF包括硅基薄膜层20a与第一绝缘层31之间的第一界面SF1。基于此，步骤S120、对硅基薄膜层20a的沟道区21a进行杂质离子掺杂包括：

S121、对沟道区21a进行第一次杂质离子掺杂，使得杂质离子与第一界面SF1中的悬挂键结合。

如图7所示，可以采用离子注入工艺对杂质离子进行掺杂，可选地，第一次杂质离子掺杂中的注入能量满足使硅基薄膜层20a的厚度T与靶向深度T1之差ΔT为0nm～5nm。通过上述设置，使得第一次杂质离子掺杂过程中的杂质离子能够较好的扩散至第一界面SF1处，以较好地使杂质离子与第一界面SF1处的悬挂键结合。可选地，ΔT可以为1nm～2nm，以使杂质离子更好地扩散至第一界面SF1处。

可选地，硅基薄膜层20a的厚度为30nm～50nm，第一次杂质离子掺杂的注入能量为10KeV～12KeV。通过上述合理设置硅基薄膜层20a的厚度和第一次杂质离子掺杂的注入能量，能够使第一次杂质离子掺杂过程中的杂质离子能够较好的扩散至第一界面SF1处，从而使杂质离子与第一界面SF1处的悬挂键结合。

S123、在硅基薄膜层20a背离衬底10的表面侧形成第二绝缘层32。

如图8所示，在硅基薄膜层20a背离衬底10的表面侧形成第二绝缘层32，能够便于硅基薄膜层20a与其他膜层结构绝缘设置。此时，界面SF还包括硅基薄膜层20a与第二绝缘层32之间的第二界面SF2。

S125、对沟道区21a进行第二次杂质离子掺杂，使得杂质离子与第二界面SF2中的悬挂键结合。

如图9所示，可以采用离子注入工艺对杂质离子进行掺杂，可选地，第二次杂质离子掺杂中的注入能量满足使靶向深度T2为0nm～5nm。通过上述设置，使得第二次杂质离子掺杂过程中的杂质离子能够较好的扩散至第二界面SF2处，以较好地使杂质离子与第二界面SF2处的悬挂键结合。可选地，T2可以为1nm～2nm，以更好地使杂质离子与第二界面SF2处的悬挂键结合。

可选地，第二绝缘层32的厚度为120nm～200nm，第二次杂质离子掺杂的注入能量为38KeV～40KeV。通过上述合理设置第二绝缘层32的厚度和第二次杂质离子掺杂的注入能量，能够使第二次杂质离子掺杂过程中的杂质离子能够较好的扩散至第二界面SF2处，从而使杂质离子与第二界面SF2处的悬挂键结合。

在本发明实施例中，通过图6示出的薄膜晶体管阵列基板的制造方法，能够使硅基薄膜层20a与绝缘层30之间的第一界面SF1和第二界面SF2上均能够实现杂质离子掺杂，从而钝化第一界面SF1和第二界面SF2上悬挂键，能够改善硅基薄膜层20a和绝缘层间界面的缺陷态，提高薄膜晶体管的稳定性，从而减轻显示面板的残影现象。

参照图10，在一些实施例中，步骤S110、提供半导体半成品的步骤中，绝缘层30包括在硅基薄膜层20a朝向衬底10的表面侧的第一绝缘层31、和在硅基薄膜层20a背离衬底10的表面侧的第二绝缘层32，界面SF包括硅基薄膜层20a与第一绝缘层31之间的第一界面SF1、和硅基薄膜层20a与第二绝缘层32之间的第二界面SF2；此时，步骤S120、对硅基薄膜层20a的沟道区21a进行杂质离子掺杂包括：

S122、对沟道区21a进行第一次杂质离子掺杂，使得杂质离子与第一界面SF1中的悬挂键结合。

在本发明实施例中，可以采用离子注入工艺对杂质离子进行掺杂，可选地，第一次杂质离子掺杂中的注入能量满足使硅基薄膜层20a的厚度T与靶向深度T1之差ΔT为0nm～5nm。通过上述设置，使得第一次杂质离子掺杂过程中的杂质离子能够较好的扩散至第一界面SF1处，以较好地使杂质离子与第一界面SF1处的悬挂键结合。可选地，ΔT可以为1nm～2nm，以使杂质离子更好地扩散至第一界面SF1处；T2可以为1nm～2nm，以更好地使杂质离子与第二界面SF2处的悬挂键结合。

可选地，硅基薄膜层20a的厚度为30nm～50nm，第二绝缘层32的厚度为120nm～200nm，第一次杂质离子掺杂的注入能量为48KeV～50KeV。通过上述合理设置硅基薄膜层20a和第二绝缘层32的厚度以及第一次杂质离子掺杂的注入能量，能够使第一次杂质离子掺杂过程中的杂质离子能够较好的扩散至第一界面SF1处，从而使杂质离子与第一界面SF1处的悬挂键结合。

S124、对沟道区21a进行第二次杂质离子掺杂，使得杂质离子与第二界面SF2中的悬挂键结合。

在本发明实施例中，也可以采用离子注入工艺对杂质离子进行掺杂，第二次杂质离子掺杂中的注入能量满足使靶向深度T2为0nm～5nm。通过上述设置，使得第二次杂质离子掺杂过程中的杂质离子能够较好的扩散至第二界面SF2处，以较好地使杂质离子与第二界面SF2处的悬挂键结合。

可选地，第二绝缘层32的厚度为120nm～200nm，第二次杂质离子掺杂的注入能量为38KeV～40KeV。通过上述合理设置第二绝缘层32的厚度和第二次杂质离子掺杂的注入能量，能够使第二次杂质离子掺杂过程中的杂质离子能够较好的扩散至第二界面SF2处，从而使杂质离子与第二界面SF2处的悬挂键结合。

综上，根据本发明实施例的薄膜晶体管阵列基板的制造方法，通过对硅基薄膜层20a的沟道区21a进行杂质离子掺杂，使得杂质离子与硅基薄膜层20a和绝缘层30的界面SF中的悬挂键结合，以钝化界面SF中的悬挂键，从而改善硅基薄膜层20a和绝缘层30之间界面SF的缺陷态，提高薄膜晶体管的质量和稳定性，从而能够减轻显示面板的残影现象，提高显示面板的显示质量。

另一方面，本发明实施例提供一种薄膜晶体管阵列基板100，薄膜晶体管阵列基板100可以由上述的薄膜晶体管阵列基板的制造方法制造而成。

请进一步参照图3至图5，薄膜晶体管阵列基板100包括衬底10和层叠设置于衬底10上的硅基半导体层20b、栅极层40和源漏极层50，且半导体层20b、栅极层和源漏极层50均通过绝缘层30绝缘设置，其中，半导体层20b包括源极掺杂区221、漏极掺杂区231和位于源极掺杂区221和漏极掺杂区231之间的沟道掺杂区211，绝缘层30包括在层叠的方向上分设于半导体层20b相对的两个表面侧的第一绝缘层31和第二绝缘层32，半导体层20b与第一绝缘层31和第二绝缘层32之间分别具有界面SF，界面SF包含与悬挂键结合的杂质离子；栅极层40包括栅极，栅极与沟道掺杂区211对应设置；源漏极层50包括相间隔设置的源极51和漏极52，源极51与源极掺杂区221电连接，漏极52与漏极掺杂区231电连接。通过设置界面SF包含与悬挂键结合的杂质离子，能够使杂质离子与半导体层20b和绝缘层30的界面SF中的悬挂键结合，以钝化界面SF中的悬挂键，从而改善半导体层20b和绝缘层30之间界面SF的缺陷态，提高薄膜晶体管的质量和稳定性，从而能够减轻显示面板的残影现象，提高显示面板的显示质量。

为使界面SF中的悬挂键能够全部或大部分被钝化，以有效提高薄膜晶体管的稳定性，从而减轻显示面板的残影，在一些实施例中，界面SF中的杂质离子的量满足能饱和界面SF中的悬挂键。

为更好地使杂质离子与界面SF处的悬挂键结合，在一些实施例中，第一绝缘层31具有与半导体层20b接触的第一表面层区域311，第一表面层区域311中包含杂质离子，第一表面层区域311的厚度t1≤5nm；和/或，第二绝缘层32具有与半导体层20b接触的第二表面层区域321，第二表面层区域321中包含杂质离子，第二表面层的厚度t2≤5nm。可选地，1nm≤t1≤2nm；1nm≤t2≤2nm。通过上述设置，能够使半导体层20b与绝缘层30的界面SF中的悬挂键能够全部或大部分被钝化，以有效提高薄膜晶体管的稳定性，从而减轻显示面板的残影。

在一些实施例中，杂质离子包括H离子、F离子、S离子、B离子、Ga离子、Al离子、In离子、P离子、As离子、Sb离子中的一种或几种。通过上述设置，使得上述的杂质离子能够与半导体层20b中位于界面SF处硅原子的电子结合，使界面SF中的悬挂键能够被钝化。

基于此，杂质离子包括F离子、B离子、P离子中的一种或几种。通过设置合理的杂质离子，能够提高杂质离子与半导体层20b中位于界面SF处硅原子的电子结合力，进一步提高薄膜晶体管的稳定性。

在一些实施例中，阵列基板包括顶栅型结构晶体管和/或底栅型结构晶体管。通过上述设置，可以使顶栅型结构晶体管和/或底栅型结构晶体管具有较好的稳定性，改善显示面板的残影现象。

为更好地说明本发明实施例提供的薄膜晶体管阵列基板100能够改善显示面板的残影，参照图11，图11示出本申请提供的薄膜晶体管阵列基板与对比例的对比结构图。在图11中，对比例提供的薄膜晶体管阵列基板100中薄膜晶体管中，半导体层与绝缘层界面处有大量悬挂键，在该界面处杂质离子几乎无掺杂。从图11示出的实验数据可以明显看出，采用本发明实施例的薄膜晶体管阵列基板100，其薄膜晶体管的迟滞相较于对比例中薄膜晶体管的迟滞明显减小，本发明实施例的薄膜晶体管的迟滞只有0.20左右，而对比例中薄膜晶体管的迟滞约为0.24；当本发明实施例的薄膜晶体管阵列基板100应用至显示面板上时，相对应残影消失时间的10秒，而对比例中，残影消失时间约为13秒。因此，本发明实施例提供的薄膜晶体管阵列基板100能明显改善显示面板的残影。

参照图12，图12示出本申请一种实施例提供的显示面板的结构示意图。本申请还提供一种显示面板1000。如图12所示，本申请实施例提供的显示面板1000可以包括薄膜晶体管阵列基板100和对置基板200。其中，薄膜晶体管阵列基板100为上述任一实施例所述的薄膜晶体管阵列基板。对置基板200可以为保护盖板，例如玻璃盖板。图12所示的显示面板可以为有机发光二极管(Organic Light-Emitting Diode，OLED)显示面板，该显示面板可以为柔性显示面板。

本领域内技术人员应该理解，在本申请的其他实现方式中，显示面板还可以微型发光二极管(Micro LED)显示面板，量子点显示面板、液晶显示面板(Liquid CrystalDisplay，LCD)等。

本申请实施例提供的显示面板1000，具有本申请实施例提供的薄膜晶体管阵列基板100的有益效果，具体可以参考上述各实施例对于阵列基板的具体说明，本实施例在此不再赘述。

本申请还提供了一种显示装置，包括本申请提供的显示面板。参照图13，图13示出本申请一种实施例提供的显示装置的结构示意图。图13提供的显示装置2000包括本申请上述任一实施例提供的显示面板1000。图13实施例仅以手机为例，对显示装置2000进行说明，可以理解的是，本申请实施例提供的显示装置，可以是电脑、电视、车载显示装置等其他具有显示功能的显示装置，本申请对此不作具体限制。本申请实施例提供的显示装置，具有本申请实施例提供的显示面板的有益效果，具体可以参考上述各实施例对于显示面板的具体说明，本实施例在此不再赘述。

依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。